KR100792354B1 - A method of forming trench isolation layer in semiconductor device - Google Patents
A method of forming trench isolation layer in semiconductor device Download PDFInfo
- Publication number
- KR100792354B1 KR100792354B1 KR1020000084561A KR20000084561A KR100792354B1 KR 100792354 B1 KR100792354 B1 KR 100792354B1 KR 1020000084561 A KR1020000084561 A KR 1020000084561A KR 20000084561 A KR20000084561 A KR 20000084561A KR 100792354 B1 KR100792354 B1 KR 100792354B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- silicon nitride
- liner
- nitride film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이며, 공정의 추가 없이 라이너 질화막의 스트레스에 기인한 누설전류 증가 및 트렌치 마스크의 탈착 현상을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계; 상기 트렌치 마스크 패턴을 사용한 식각 공정을 실시하여 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 라이너 실리콘질화막을 형성하는 제3 단계; 및 상기 제3 단계를 마친 전체 구조 상부에 고밀도 플라즈마 산화막을 증착하되, 고밀도 플라즈마 산화막의 증착 초기부터 고주파(RF) 바이어스를 인가하여 상기 라이너 실리콘질화막이 상기 트렌치 측벽에만 잔류되도록 하는 제4 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor fabrication technology, and more particularly, to a trench isolation process during a semiconductor device fabrication process. A semiconductor capable of preventing an increase in leakage current and detachment of a trench mask due to stress of a liner nitride layer without additional process. It is an object of the present invention to provide a method for forming a trench isolation layer of a device. A method of forming a trench isolation layer in a semiconductor device of the present invention may include a first step of forming a trench mask pattern on a silicon substrate; Forming a trench in the silicon substrate by performing an etching process using the trench mask pattern; A third step of forming a liner silicon nitride film along the entire structure surface of the second step; And depositing a high density plasma oxide layer on the entire structure after the third step, and applying a high frequency (RF) bias from the initial deposition of the high density plasma oxide layer so that the liner silicon nitride layer remains only on the trench sidewalls. It is done by
트렌치 소자분리막, 라이너 실리콘질화막, 도펀트 확산, 고밀도 플라즈마 산화막, 고주파 바이어스 Trench isolation, liner silicon nitride, dopant diffusion, high density plasma oxide, high frequency bias
Description
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 STI 공정도.1A-1C are STI process diagrams in accordance with one embodiment of the present invention.
도 2는 본 발명의 일 실시예에 따라 형성된 트렌치 소자분리막의 단면 주사현미경(SEM) 사진.2 is a cross-sectional SEM image of a trench isolation film formed in accordance with an embodiment of the present invention.
삭제delete
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 실리콘 기판10: silicon substrate
11 : 패드 산화막11: pad oxide film
12 : 실리콘질화막12 silicon nitride film
13 : 라이너 실리콘질화막13: liner silicon nitride film
13a : 라이너 실리콘질화막 스페이서13a: Liner silicon nitride film spacer
14 : HDP 산화막
14: HDP oxide film
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 소자분리 공정에 관한 것이며, 더 자세히는 트렌치 소자분리 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process in a semiconductor device fabrication process, and more particularly to a trench device isolation process.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.The trench trench isolation (STI) process is a process instability factor such as deterioration of the field oxide film due to the reduction of design rules of the semiconductor device, and the reduction of the active area due to the bird's beak. It is emerging as a device isolation process that can fundamentally solve the same problem, and it is a promising technology to be applied to an ultra-high density semiconductor device manufacturing process of 1G DRAM or 4G DRAM level.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막(실리콘산화막) 및 질화막(실리콘질화막)을 형성하고 이를 선택 식각하여 트렌치 마스크를 형성한 후, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각 결함의 제거 목적) 및 트렌치 측벽 재산화 공정을 실시하고, 고밀도 플라즈마(HDP) 산화막을 증착하여 트렌치를 매립한 다음, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이루고, 질화막 및 패드 산화막을 제거함으로써 소자분리막을 형성한다.In the conventional STI process, a pad oxide film (silicon oxide film) and a nitride film (silicon nitride film) are formed on a silicon substrate, and then selectively etched to form a trench mask, followed by dry etching the silicon substrate using the patterned nitride film as an etching mask. After the trench is formed, a series of trench sidewall sacrificial oxidation processes (for the purpose of removing etching defects on the silicon surface by dry etching) and trench sidewall reoxidation processes are carried out, and a high density plasma (HDP) oxide film is deposited to fill the trenches. A chemical mechanical polishing (CMP) process is performed to planarize, and a device isolation film is formed by removing the nitride film and the pad oxide film.
상기와 같은 소자분리 공정 후에는 웰 형성 및 Vt 조절을 위한 이온주입 공정, 게이트 형성 공정, 소오스/드레인 형성 공정을 통해 트랜지스터를 형성하게 된 다.After the device isolation process as described above, a transistor is formed through an ion implantation process, a gate formation process, and a source / drain formation process for well formation and Vt control.
통상적으로, 트랜지스터의 Vt(문턱전압) 값은 기판 자체의 도펀트 농도 및 웰의 도펀트 농도 등을 고려하여 채널 영역에 추가적인 이온주입(Vt 이온주입)을 실시하여 조절하고 있는데, Vt 이온주입 전에 행해지는 열공정에 의해 채널 영역에서 도펀트(특히, 붕소)가 주위의 소자분리막 등으로 확산되어 예정된 Vt 값을 얻을 수 없는 현상이 발생하고 있다. 이러한 Vt 값의 열화 현상을 INWE(inverse narrow width effect)라 하는데, INWE는 트랜지스터의 특성을 열화시키는 요인이 되고 있으며, 이를 고려하여 사전 시뮬레이션 및 경험치를 적용하여 도펀트 확산을 보상할 수 있도록 이온주입 공정을 진행하고 있다.Typically, the Vt (threshold voltage) value of the transistor is controlled by performing additional ion implantation (Vt ion implantation) in the channel region in consideration of the dopant concentration of the substrate itself, the dopant concentration of the well, and the like. Due to the thermal process, dopants (particularly, boron) are diffused into the peripheral device isolation layer or the like in the channel region, whereby a predetermined Vt value cannot be obtained. This phenomenon of deterioration of the Vt value is called an inverse narrow width effect (INWE). INWE is a factor deteriorating the characteristics of the transistor. Going on.
그러나, 후속 열공정이 변화되는 경우 상기와 같은 종래의 보상 이온주입법은 이온주입 공정에 대한 재평가에 많은 시간이 요구되는 문제점을 내포하고 있다.However, when the subsequent thermal process is changed, the conventional compensation ion implantation method includes a problem that a large amount of time is required for re-evaluation of the ion implantation process.
이에 따라 STI 공정에서 도펀트 확산을 방지하려는 많은 연구가 진행되어 왔으며, 그 중 하나로 라이너(liner) 질화막을 이용하여 도펀트의 확산을 방지하는 기술이 가장 실용적이라는 평가를 받고 있다.Accordingly, many studies have been conducted to prevent dopant diffusion in the STI process, and one of them is evaluated as the most practical technique for preventing diffusion of dopants using a liner nitride film.
라이너 질화막을 적용한 종래의 STI 공정은 질화막 마스크를 사용한 트렌치 식각 후 기판 전체 구조 표면을 따라 얇은 질화막을 증착하는 것으로, 도펀트의 확산을 효과적으로 방지할 수 있는 반면, 질화막의 스트레스에 의해 소자분리막(산화막)과의 접착력이 떨어져 누설전류를 증가시키는 문제점이 있으며, 질화막 마스크에 증착된 질화막에 의해 트렌치 마스크의 탈착(peeling) 현상이 발생하는 문제점이 있었다. In the conventional STI process using a liner nitride film, a thin nitride film is deposited along the entire surface of the substrate after the trench etching using a nitride film mask, which effectively prevents the diffusion of dopants, whereas the device isolation film (oxide film) is caused by the stress of the nitride film. There is a problem in that the adhesion force is lowered to increase the leakage current, there is a problem that the peeling of the trench mask occurs by the nitride film deposited on the nitride film mask.
또한, 상기와 같은 문제점을 해결하기 위하여 라이너 질화막 증착 후 전면 이방성 식각을 실시함으로써 트렌치 및 트렌치 마스크 측벽에 질화막 스페이서를 형성하는 기술이 제안되었다. 이 경우, 트렌치 하부의 질화막이 제거됨으로써 스트레스에 의한 누설전류 증가 문제를 해결할 수 있으나, 트렌치 마스크 측벽에도 질화막 스페이서가 형성되기 때문에 트렌치 마스크의 탈착 가능성이 여전히 잔존함은 물론 식각 공정이 추가되는 번거로움이 있다.
In addition, in order to solve the above problems, a technique for forming nitride spacers on trench and trench mask sidewalls by performing anisotropic etching after liner nitride film deposition has been proposed. In this case, the problem of an increase in leakage current due to stress can be solved by removing the nitride film under the trench, but since the nitride spacer is formed on the sidewalls of the trench mask, the possibility of detachment of the trench mask still remains and the etching process is cumbersome. There is this.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 공정의 추가 없이 라이너 질화막의 스트레스에 기인한 누설전류 증가 및 트렌치 마스크의 탈착 현상을 방지할 수 있는 반도체 소자의 트렌치 소자분리막 형성방법을 제공하는데 그 목적이 있다.
The present invention proposed to solve the above problems of the prior art, a method of forming a trench device isolation film of a semiconductor device that can prevent the leakage current increase and the detachment of the trench mask due to the stress of the liner nitride film without the addition of a process The purpose is to provide.
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 트렌치 소자분리막 형성방법은, 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 제1 단계; 상기 트렌치 마스크 패턴을 사용한 식각 공정을 실시하여 상기 실리콘 기판에 트렌치를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 표면을 따라 라이너 실리콘질화막을 형성하는 제3 단계; 및 상기 제3 단계를 마친 전체 구조 상부에 고밀도 플라즈마 산화막을 증착하되, 고밀도 플라즈마 산화막의 증착 초기부터 고주파(RF) 바이어스를 인가하여 상기 라이너 실리콘질화막이 상기 트렌치 측벽에만 잔류되도록 하는 제4 단계를 포함하여 이루어진다.According to another aspect of the present invention, a method of forming a trench isolation layer for a semiconductor device includes: forming a trench mask pattern on a silicon substrate; Forming a trench in the silicon substrate by performing an etching process using the trench mask pattern; A third step of forming a liner silicon nitride film along the entire structure surface of the second step; And depositing a high density plasma oxide layer on the entire structure after the third step, and applying a high frequency (RF) bias from the initial deposition of the high density plasma oxide layer so that the liner silicon nitride layer remains only on the trench sidewalls. It is done by
바람직하게, 상기 제4 단계에서, 상기 증착 초기에 상기 트렌치 마스크 패턴의 상부 및 측벽과, 상기 트렌치 하부의 상기 라이너 실리콘질화막이 산화 또는 스퍼터 식각되도록 한다.Preferably, in the fourth step, the upper and sidewalls of the trench mask pattern and the liner silicon nitride layer under the trench are oxidized or sputter-etched at the initial stage of the deposition.
바람직하게, 상기 제3 단계에서, 상기 라이너 실리콘질화막은 30~100Å 두께로 형성한다.Preferably, in the third step, the liner silicon nitride film is formed to a thickness of 30 ~ 100Å.
바람직하게, 상기 라이너 실리콘질화막은 SiH2Cl2 및 NH3를 소오스 가스로 사용하여 형성한다.Preferably, the liner silicon nitride film is formed using SiH 2 Cl 2 and NH 3 as the source gas.
바람직하게, 상기 고밀도 플라즈마 산화막은 기판 온도를 450~700℃ 범위에서 조절하며, SiH4 및 O2를 소오스 가스로 사용하여 증착한다.
Preferably, the high density plasma oxide film is controlled by controlling the substrate temperature in the range of 450 ~ 700 ℃, and deposited using SiH 4 and O 2 as the source gas.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1C illustrate a process of forming a trench isolation layer in a semiconductor device according to an embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 실리콘질화막(12)을 각각 50∼200Å 및 1000∼3000Å의 두께로 차례로 형성하고, 소자분리 마스크 공정 및 식각 공정을 실시하여 실리콘질화막(12) 및 패드 산화막(11)을 패터닝하고, 실리콘질화막(12)을 식각 마스크로 사용하여 실리콘 기판(10)을 1500∼4000Å 식각함으로써 트렌치를 형성한다.In the process according to the present embodiment, first, as shown in FIG. 1A, a
이어서, 도 1b에 도시된 바와 같이 트렌치 식각에 의한 실리콘 기판(10) 표면의 식각 손상을 제거하기 위하여 통상적으로 실시되는 트렌치 측벽 희생산화(50Å) 및 희생산화막 습식 제거 공정을 실시하고, 다시 트렌치 측벽 재산화 공정(1000℃)을 실시하여 50Å 두께의 산화막(도시되지 않음)을 형성한 다음, 전체 구조 표면을 따라 30~100Å 두께의 라이너 실리콘질화막(13)을 증착한다. 여기서, 라이너 실리콘질화막(13)은 SiH2Cl2 및 NH3를 소오스 가스로 사용하여 680~800℃의 증착 온도로 0.4Torr 이하의 저압 분위기에서 증착하거나, 같은 소오스 가스를 사용하여 매엽식 저온 증착법으로 증착할 수 있으며, 매엽식 저온 증착법의 경우 플라즈마를 이용한 상기 소오스 가스의 활성화를 통해 증착할 수 있다.Subsequently, as shown in FIG. 1B, a trench sidewall sacrificial oxide (50 kV) and a sacrificial oxide wet removal process are commonly performed to remove etch damage on the surface of the
계속하여, 도 1c에 도시된 바와 같이 전체 구조 상부에 트렌치 매립용 HDP 산화막(14)을 증착한다. 이때, HDP 산화막(14)의 증착 초기 단계에서, 산화 분위기에서 RF 바이어스를 인가함으로써 라이너 실리콘질화막(13)의 산화와 스퍼터 식각을 유도한다. 이에 따라 트렌치 하부 및 트렌치 마스크 상부 및 측벽의 라이너 실리콘질화막(13)이 산화 또는 제거되어 트렌치 측벽에 라이너 질화막 스페이서(13a)가 형성된다. 이때, HDP 산화막(14)은 SiH4 및 O2를 소오스 가스로 사용하여 Ar, He 등의 비활성 가스를 혼합하여 증착하며, 증착시 기판 온도를 450~700℃ 범위에서 조절한다.Subsequently, as shown in FIG. 1C, a trench-filling
이후, 실리콘질화막(12)을 연마정지막으로 하여 산화막 CMP 공정을 실시함으로써 HDP 산화막(16)을 평탄화하고, 인산 용액을 사용하여 실리콘질화막(12)을 제거함으로써 트렌치 소자분리 공정을 완료한다.Thereafter, the oxide nitride CMP process is performed by using the
종래의 일반적인 HDP 산화막 증착 공정은 트렌치 하부 및 측벽을 보호하기 위하여 초기 단계에서는 RF 바이어스를 인가하지 않고 일정 두께의 산화막이 증착된 후 RF 바이어스를 인가하여 증착 공정을 진행하는 특징을 가지고 있다.The conventional HDP oxide deposition process is characterized in that the deposition process is performed by applying an RF bias after an oxide film having a predetermined thickness is deposited without applying an RF bias in an initial stage in order to protect the trench bottom and sidewalls.
그러나, 본 발명에서는 상기와 같이 증착 초기 단계부터 RF 바이어스를 인가함으로써 트렌치 측벽에 라이너 실리콘질화막 스페이서를 형성한다. 이때, 트렌치 마스크 상부 및 트렌치 하부는 물론 트렌치 마스크 측벽의 라이너 실리콘질화막이 HDP 증착 공정의 스퍼터 특성에 의해 산화 또는 제거되기 때문에 트렌치 측벽에만 라이너 실리콘질화막을 잔류시킬 수 있다.However, in the present invention, the liner silicon nitride film spacer is formed on the trench sidewall by applying an RF bias from the initial stage of deposition as described above. In this case, the liner silicon nitride layer may be left only on the trench sidewalls because the liner silicon nitride layer of the trench mask upper and lower trench portions as well as the sidewalls of the trench mask are oxidized or removed by the sputtering characteristics of the HDP deposition process.
이 경우, 추가되는 공정이 없음은 물론, 트렌치 하부에 질화막이 존재하지 않기 때문에 스트레스에 의한 누설전류 증가를 방지할 수 있고, 트렌치 마스크 상부 및 측벽에도 질화막이 존재하지 않기 때문에 스트레스에 의한 트렌치 마스크의 탈착 현상 또한 나타나지 않는다.In this case, there is no additional process, and since there is no nitride film under the trench, an increase in leakage current due to stress can be prevented, and since the nitride film is not present on the upper and sidewalls of the trench mask, Desorption also does not appear.
첨부된 도면 도 2는 본 발명의 일 실시예에 따라 형성된 트렌치 소자분리막의 단면 주사현미경(SEM) 사진으로서, 트렌치 측벽에만 라이너 실리콘질화막 스페이서(A)가 띠 형태로 존재함을 확인할 수 있다.2 is a cross-sectional SEM image of the trench isolation layer formed in accordance with an embodiment of the present invention, it can be seen that the liner silicon nitride film spacer (A) is present only in the trench sidewalls.
삭제delete
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 패드 산화막/실리콘질화막의 적층 구조로 구성된 트렌치 마스크를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 물질을 사용하여 트렌치 마스크를 형성하는 경우에도 적용된다.
For example, in the above-described embodiment, the case of using a trench mask having a stacked structure of a pad oxide film / silicon nitride film has been described as an example. However, the present invention is also applicable to the case of forming a trench mask using another material.
전술한 본 발명은 채널 영역의 도펀트가 소자분리막으로 확산되는 것을 방지하는 기본적인 효과와 더불어, 라이너 실리콘질화막 적용에 따른 누설전류 증가 및 트렌치 마스크 탈착 현상을 억제하는 효과가 있다. 한편, 본 발명은 이와 같은 효과를 추가적인 공정 없이 얻을 수 있기 때문에 양산성을 확보할 수 있다.
In addition to the basic effect of preventing diffusion of the dopant in the channel region into the device isolation layer, the present invention has an effect of suppressing the leakage current increase and the trench mask detachment due to the application of the liner silicon nitride layer. On the other hand, the present invention can secure mass productivity because such an effect can be obtained without an additional process.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084561A KR100792354B1 (en) | 2000-12-28 | 2000-12-28 | A method of forming trench isolation layer in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084561A KR100792354B1 (en) | 2000-12-28 | 2000-12-28 | A method of forming trench isolation layer in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020055196A KR20020055196A (en) | 2002-07-08 |
| KR100792354B1 true KR100792354B1 (en) | 2008-01-09 |
Family
ID=27687950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000084561A KR100792354B1 (en) | 2000-12-28 | 2000-12-28 | A method of forming trench isolation layer in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100792354B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024254B1 (en) * | 2003-10-28 | 2011-03-29 | 주식회사 하이닉스반도체 | Fabricating method of isolation layer in semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006466A (en) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
| KR101032893B1 (en) * | 2003-07-22 | 2011-05-06 | 주식회사 하이닉스반도체 | Method for making semiconductor device having trench isolation |
| KR100677766B1 (en) * | 2003-11-28 | 2007-02-05 | 주식회사 하이닉스반도체 | Semiconductor device with trench type isolation and method for making the same |
| KR101037510B1 (en) * | 2003-12-24 | 2011-05-26 | 주식회사 하이닉스반도체 | Method for Manufacturing Shallow Trench Isolation of Semiconductor Device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890002981A (en) * | 1987-07-16 | 1989-04-12 | 엔.라이스 머레트 | Methods for Manufacturing Integrated Circuits and Other Electronic Devices |
| KR19990024420A (en) * | 1997-09-02 | 1999-04-06 | 구본준 | Planarization method of semiconductor device |
| KR19990065028A (en) * | 1998-01-05 | 1999-08-05 | 윤종용 | Method for removing a trench element of a semiconductor device |
| KR20000061330A (en) * | 1999-03-25 | 2000-10-16 | 황인길 | Shallow trench manufacturing method for isolating semiconductor devices |
-
2000
- 2000-12-28 KR KR1020000084561A patent/KR100792354B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890002981A (en) * | 1987-07-16 | 1989-04-12 | 엔.라이스 머레트 | Methods for Manufacturing Integrated Circuits and Other Electronic Devices |
| KR19990024420A (en) * | 1997-09-02 | 1999-04-06 | 구본준 | Planarization method of semiconductor device |
| KR19990065028A (en) * | 1998-01-05 | 1999-08-05 | 윤종용 | Method for removing a trench element of a semiconductor device |
| KR20000061330A (en) * | 1999-03-25 | 2000-10-16 | 황인길 | Shallow trench manufacturing method for isolating semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024254B1 (en) * | 2003-10-28 | 2011-03-29 | 주식회사 하이닉스반도체 | Fabricating method of isolation layer in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055196A (en) | 2002-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326282B1 (en) | Method of forming trench isolation in a semiconductor device and structure formed thereby | |
| KR100275730B1 (en) | Trench isolating method | |
| KR20010058498A (en) | Method of forming trench type isolation layer in semiconductor device | |
| US6355539B1 (en) | Method for forming shallow trench isolation | |
| KR100792354B1 (en) | A method of forming trench isolation layer in semiconductor device | |
| KR20050006511A (en) | Method for forming element isolation film of semiconductor device | |
| KR20040059445A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR100353821B1 (en) | method of fabricating semiconductor device using trench type isolation process | |
| KR100470160B1 (en) | Device isolation film formation method of semiconductor device | |
| KR100429678B1 (en) | A method for forming a field oxide of semiconductor device | |
| KR101025730B1 (en) | Method for isolation in semiconductor device | |
| KR100905997B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR100825011B1 (en) | A method for forming trench type isolation layer in semiconductor device | |
| KR20020017827A (en) | A method of forming trench isolation layer in semiconductor device | |
| KR20040105980A (en) | The method for forming shallow trench isolation in semiconductor device | |
| KR20010066383A (en) | Method for forming semiconductor device | |
| KR20010003615A (en) | A method for forming trench type isolation layer in semiconductor device | |
| KR20050003021A (en) | Fabricating method of semiconductor device | |
| KR20010061041A (en) | Forming method for a field oxide of semiconductor device | |
| KR940005720B1 (en) | Manufacturing method for elements segregation of semiconductor device | |
| KR20050003057A (en) | Fabricating method of trench isolation layer in semiconductor device | |
| KR20000075301A (en) | Method of forming trench type isolation layer in semiconductor device | |
| KR20040059439A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR20080086222A (en) | Method for forming shallow trench isolation of semiconductor device | |
| KR20050002060A (en) | Method for protecting moat in semiconductor device with selective silicon recess |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |