KR19990065028A - Method for removing a trench element of a semiconductor device - Google Patents
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Abstract
본 발명의 반도체 장치의 트랜치 소자 분리 방법은 반도체 기판 상에 소자분리영역을 한정하기 위한 액티브 질화막을 형성하는 단계를 포함한다. 상기 액티브 질화막을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성한 후 상기 트랜치의 바닥 및 측벽에 라이너 질화막을 형성한다. 상기 라이너 질화막 및 트랜치가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상증착법(high density plasma CVD)방법에 의하여 상기 트랜치의 상부 모서리와 상기 트랜치의 상부 모서리 상에 형성된 라이너 질화막을 식각해내면서 상기 트랜치를 매몰하는 매몰 산화막을 형성한다. 상기 고밀도 플라즈마 화학기상증착법에 의한 매몰 산화막의 형성시 증착속도와 식각 속도의 비를 3.0 이하로 한다. 상기 매몰 산화막이 형성된 반도체 기판의 전면에 평탄화용 캡핑 절연막을 형성한 후 상기 캡핑 절연막과 매몰 산화막을 연마하여 평탄화시킨다. 상기 소자분리용으로 이용된 액티브 질화막을 리세스 영역 형성 없이 제거한다. 본 발명은 고밀도 플라즈마 CVD법을 이용하여 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않아 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다.A trench isolation method of a semiconductor device of the present invention includes forming an active nitride film for defining an element isolation region on a semiconductor substrate. The semiconductor substrate is etched using the active nitride film as a mask to form a trench, and then a liner nitride film is formed on the bottom and side walls of the trench. The liner nitride film formed on the upper edge of the trench and the upper edge of the trench are etched by a high density plasma CVD method on the entire surface of the semiconductor substrate on which the liner nitride film and the trench are formed, An amorphous oxide film is formed. The ratio of the deposition rate to the etching rate in the formation of the buried oxide film by the high density plasma CVD method is set to 3.0 or less. A capping insulating film for planarization is formed on the entire surface of the semiconductor substrate on which the buried oxide film is formed, and then the capping insulating film and the buried oxide film are polished and planarized. The active nitride film used for element isolation is removed without forming a recessed region. The present invention can cut and burr the liner nitride film by using the high density plasma CVD method, so that a recess region can not be formed in a subsequent process, and an electric bad influence such as a hump of a transistor device can be suppressed.
Description
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 특히 반도체 장치의 트랜치 소자 분리 방법에 관한 것이다.The present invention relates to a device isolation method for a semiconductor device, and more particularly to a trench device isolation method for a semiconductor device.
일반적으로, 반도체장치의 소자 분리 방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하, LOCOS라 칭함)법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.In general, a LOCal Oxidation of Silicon (LOCOS) method, which is widely used as a device isolation method of a semiconductor device, is considered to be a Bird's beak phenomenon due to lateral oxidation, Problems such as the crystal defects of the silicon substrate and the redistribution of ion-implanted impurities for channel blocking have led to a difficulty in improving the electrical characteristics of the semiconductor device and increasing the integration thereof.
이러한 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 트랜치 소자분리법이 제안되었다. 상기 트랜치 소자분리법은 도 1과 같이 반도체 기판(1)을 식각하여 트랜치(3)를 형성한 후 트랜치(3)에 절연막으로 매몰 산화막(5)을 매립함으로써 소자분리를 하게 된다. 그런데, 상기 상기 트랜치 소자분리법은 트랜치(3)를 채우기 전에 상기 트랜치(3)의 측벽 및 바닥에 산화막(4)을 형성한 후 상기 매몰 산화막(5) 상에 포함된 금속성 불순물의 확산을 막기 위하여 라이너 질화막(7)을 형성한다.A trench isolation method has been proposed as one of the methods for solving the problems of the LOCOS method. 1, the trench 3 is formed by etching the semiconductor substrate 1, and then the buried oxide film 5 is buried in the trench 3 as an insulating film. In order to prevent diffusion of the metallic impurities contained in the buried oxide film 5 after the oxide film 4 is formed on the sidewalls and the bottom of the trench 3 before the trench 3 is filled, A liner nitride film 7 is formed.
그러나, 상기 라이너 질화막(7)의 두께가 50Å 이상이 되면, 액티브 질화막(도시 안됨)을 습식식각하는 공정 및 후속 세정에서 라이너 질화(7)의 드러난 부분이 식각되어 도 1의 화살표로 도시된 바와 같은 리세스 영역이 형성된다. 상기 리세스 영역은 후속의 게이트 전극(도시 안됨) 형성 후 액티브 영역 끝의 모서리가 첨점을 이루게 하여 모스 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 미치게 된다. 더욱이, 상기 라이너 질화막(7)의 두께를 50Å 이하로 하려면 세밀한 공정 조건의 설정 등 어려움이 있다.However, when the thickness of the liner nitride film 7 becomes 50 ANGSTROM or more, the exposed portion of the liner nitride 7 is etched in the process of wet etching the active nitride film (not shown) and subsequent cleaning, The same recess region is formed. The edge of the active region may become a tapered edge after the formation of a subsequent gate electrode (not shown), and the recess region may have a bad electrical influence such as a hump of the MOS transistor device. Further, if the thickness of the liner nitride film 7 is 50 angstroms or less, it is difficult to set detailed process conditions.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 라이너 질화막의 상부 부분에 리세스 영역이 형성되지 않아 전기적 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자 분리 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide a trench isolation method for a semiconductor device in which a recess region is not formed in an upper portion of the liner nitride film.
도 1은 종래 기술에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional trench isolation method for a semiconductor device.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.FIGS. 2 to 6 are cross-sectional views illustrating a trench isolation method of a semiconductor device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 트랜치 소자 분리 방법은 반도체 기판 상에 소자분리영역을 한정하기 위한 액티브 질화막을 형성하는 단계를 포함한다. 상기 액티브 질화막을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성한 후 상기 트랜치의 바닥 및 측벽에 라이너 질화막을 형성한다. 상기 라이너 질화막을 형성하기 전에 상기 트랜치의 바닥 및 측벽에 산화막을 더 형성할 수 있다. 상기 라이너 질화막 및 트랜치가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상증착법(high density plasma CVD)방법에 의하여 상기 트랜치의 상부 모서리와 상기 트랜치의 상부 모서리 상에 형성된 라이너 질화막을 식각해내면서 상기 트랜치를 매몰하는 매몰 산화막을 형성한다. 상기 고밀도 플라즈마 화학기상증착법에 의한 매몰 산화막의 형성시 증착속도와 식각 속도의 비를 3.0 이하로 한다. 상기 매몰 산화막이 형성된 반도체 기판의 전면에 평탄화용 캡핑 절연막을 형성한 후 상기 캡핑 절연막과 매몰 산화막을 연마하여 평탄화시킨다. 상기 소자분리용으로 이용된 액티브 질화막을 리세스 영역 형성 없이 제거한다.According to an aspect of the present invention, there is provided a method of isolating a trench in a semiconductor device, the method including forming an active nitride film on a semiconductor substrate to define an element isolation region. The semiconductor substrate is etched using the active nitride film as a mask to form a trench, and then a liner nitride film is formed on the bottom and side walls of the trench. An oxide film may be further formed on the bottom and side walls of the trench before forming the liner nitride film. The liner nitride film formed on the upper edge of the trench and the upper edge of the trench are etched by a high density plasma CVD method on the entire surface of the semiconductor substrate on which the liner nitride film and the trench are formed, An amorphous oxide film is formed. The ratio of the deposition rate to the etching rate in the formation of the buried oxide film by the high density plasma CVD method is set to 3.0 or less. A capping insulating film for planarization is formed on the entire surface of the semiconductor substrate on which the buried oxide film is formed, and then the capping insulating film and the buried oxide film are polished and planarized. The active nitride film used for element isolation is removed without forming a recessed region.
본 발명의 반도체 장치의 트랜치 소자 분리 방법에 의하면, 고밀도 플라즈마 CVD법을 이용하여 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않아 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다.According to the trench isolation method of a semiconductor device of the present invention, the liner nitride film is cut and buried using the high-density plasma CVD method to form a recess region in a subsequent process, and thus, a hump of a transistor device, Can be suppressed.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.FIGS. 2 to 6 are cross-sectional views illustrating a trench isolation method of a semiconductor device according to the present invention.
도 2를 참조하면, 반도체 기판으로써 실리콘 기판(11)에 패드 산화막(12) 및 액티브 질화막(13)을 형성한 후 이를 마스크로 하여 소자 분리를 위한 트랜치(15)를 형성한다. 이어서, 상기 트랜치(15)가 형성된 실리콘 기판(11)을 산화시켜 상기 트랜치(15)의 내벽에 산화막(17)을 형성한다. 이렇게 되면, 소자분리를 위한 영역(트랜치 영역) 이외는 액티브 질화막(13)이 덮여있고, 트랜치(15) 내벽에는 측벽 산화에 의한 산화막(17)이 형성되어 있다.Referring to FIG. 2, a pad oxide film 12 and an active nitride film 13 are formed on a silicon substrate 11 as a semiconductor substrate, and a trench 15 for element isolation is formed using the pad oxide film 12 and the active nitride film 13 as a mask. An oxide film 17 is formed on the inner wall of the trench 15 by oxidizing the silicon substrate 11 on which the trench 15 is formed. In this case, the active nitride film 13 is covered except the region for trench isolation (trench region), and the oxide film 17 is formed on the inner wall of the trench 15 by sidewall oxidation.
계속하여, 상기 트랜치(15) 내벽에 형성된 산화막(17)의 표면, 패드 산화막(12)의 측면 및 상기 액티브 질화막(13) 측면 및 표면 상에 라이너 질화막(19)을 형성한다. 다시 말하면, 실리콘 기판(11)의 전면에 라이너 질화막(19)을 형성한다. 상기 라이너 질화막(19)은 저압화학기상증착법(low pressure chemical vapor deposition: LPCVD )또는 플라즈마 인핸스트 화학기상증착법(plasma enhanced chemical vapor deposition: PECVD)에 의하여 형성한다. 상기 라이너 질화막(19)의 두께는 상술한 바와 같이 리세스 영역이 형성되지 않도록 50Å 이하로 하여야 하지만, 본 발명에서는 50Å 이상이어도 무방하고 바람직하게는 50∼ 150Å으로 한다.Subsequently, a liner nitride film 19 is formed on the surface of the oxide film 17 formed on the inner wall of the trench 15, the side surface of the pad oxide film 12, and the side surfaces and the surface of the active nitride film 13. In other words, the liner nitride film 19 is formed on the entire surface of the silicon substrate 11. The liner nitride film 19 is formed by low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PECVD). The thickness of the liner nitride film 19 should be 50 Å or less so as not to form a recess region as described above, but may be 50 Å or more and preferably 50 to 150 Å in the present invention.
도 3을 참조하면, 상기 트랜치(15) 및 라이너 질화막(19)이 형성된 실리콘 기판(11)의 전면에 상기 트랜치(15)를 매립하도록 고밀도 플라즈마 CVD법(high density plasma CVD, 이하 HDP CVD법이라 함)방법을 이용하여 매몰 산화막(21)을 형성한다. 이때, 소오스 가스로는 Ar, SiH4및 O2를 이용한다.Referring to FIG. 3, a high density plasma CVD (HDP CVD) method is employed to fill the trench 15 on the entire surface of the silicon substrate 11 on which the trench 15 and the liner nitride film 19 are formed. The buried oxide film 21 is formed. At this time, Ar, SiH 4, and O 2 are used as the source gas.
상기 매몰 산화막 형성(21)에 이용된 HDP CVD 방법은 PECVD 방법보다 높은 이온화효율을 갖도록 전기장과 자기장을 인가하여 높은 밀도의 플라즈마 이온을 형성하여 소오스 가스를 분해하여 증착하는 방식이다. 또한, 높은 플라즈마 이온 밀도와 동시에 RF 바이어스를 증착중에 인가함으로써 증착과 스퍼터 식각이 인시츄로 진행될 수 있는 특징을 가지고 있다. 따라서, 이러한 증착 및 식각의 동시 진행 특성을 이용하여 식각속도를 높여가면 어느 정도 이상에서는 매몰 산화막(21) 증착시에 패턴의 모서리 첨점 부분들이 식각되도록(깍여나가도록) 할 수 있다.The HDP CVD method used in the buried oxide film formation (21) is a method of decomposing and depositing a source gas by forming plasma ions having a high density by applying an electric field and a magnetic field so as to have a higher ionization efficiency than the PECVD method. It also has the feature that deposition and sputter etching can proceed in situ by applying RF bias at the same time as high plasma ion density. Therefore, if the etch rate is increased by using the simultaneous characteristics of the deposition and etching, the edge portions of the pattern can be etched (shaded) when the buried oxide film 21 is deposited at a certain level.
본 실시예에서, 상기 매몰 산화막(21)을 증착하는 공정 조건은 높은 스퍼터 식각 속도와 낮은 증착속도를 갖도록 상기 증착속도와 스퍼터 식각 속도의 비를 3.0 이하로 낮추도록 한다. 이렇게 되면, 스퍼터 식각에 의해 액티브 질화막(13)의 모서리가 식각되어지고(깍여나가고) 동시에 측벽 산화막(17) 위에서 형성된 라이너질화막(19)의 일부가 식각되어 진다. 이에 따라, 트랜치(15) 속의 라이너 질화막(19)이 액티브 질화막(13)과 단절된 채 매몰 산화막(21) 속에 묻히게 된다. 상기 매몰 산화막(21)의 증착량은 최소한 라이너 질화막(19)을 단절시킬 만큼은 되어야 하며, 최대로 액티브 질화막(13)의 중간 높이 이하까지 이르는 두께로 증착한다.In this embodiment, the process conditions for depositing the buried oxide film 21 are such that the ratio of the deposition rate to the sputter etching rate is reduced to 3.0 or less so as to have a high sputter etching rate and a low deposition rate. In this case, the edges of the active nitride film 13 are etched (sputtered) by sputter etching, and at the same time, a part of the liner nitride film 19 formed on the sidewall oxide film 17 is etched. As a result, the liner nitride film 19 in the trench 15 is embedded in the buried oxide film 21 while being disconnected from the active nitride film 13. The deposited amount of the buried oxide film 21 should be at least enough to break the liner nitride film 19 and be deposited to a thickness not more than the middle height of the active nitride film 13 at the maximum.
도 4를 참조하면, 상기 매몰 산화막(21)이 형성된 실리콘 기판(11)의 전면에 평탄화용 캡핑 절연막(23)을 형성하여 후속의 화학기계적연마(chemical mechanical polishing: CMP)후에 양호한 평탄도를 나타낼 수 있도록 한다. 본 실시예에서, 상기 캡핑 절연막(23)은 산화막으로 형성하며, 상압 화학기상증착법(atmospheric pressure CVD, 이하, APCVD법이라 함) 또는 PECVD 방법에 의하여 형성한다.4, a planarizing capping insulating film 23 is formed on the entire surface of the silicon substrate 11 on which the buried oxide film 21 is formed to show a good flatness after a subsequent chemical mechanical polishing (CMP) . In the present embodiment, the capping insulating film 23 is formed of an oxide film and is formed by an atmospheric pressure CVD (hereinafter referred to as APCVD method) or a PECVD method.
도 5를 참조하여, 상기 캡핑 절연막(23)과 매몰 산화막(21)을 CMP방법에 의하여 연마하여 액티브 질화막(21)이 드러나도록 한다.Referring to FIG. 5, the capping insulating film 23 and the buried oxide film 21 are polished by a CMP method so that the active nitride film 21 is exposed.
도 6을 참조하여, 습식식각방법에 의하여 액티브 질화막(13)을 제거한다. 이렇게 되면, 라이너 질화막(19)이 매몰 산화막(21)에 의하여 가려져 있어 리세스 영역을 형성하지 않으므로 종래와 다르게 액티브 영역에 첨점이 생기지 않는 트랜치 소자 분리 형성 공정이 완료된다.Referring to FIG. 6, the active nitride film 13 is removed by a wet etching method. In this case, since the liner nitride film 19 is covered by the buried oxide film 21, the trench isolation region is not formed.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.
상술한 바와 같이 본 발명의 트랜치 소자 분리 방법은 HDP-CVD을 이용하여 트랜치에 매몰 산화막을 매몰하면서 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않는다. 이렇게 되면, 본 발명은 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다. 더욱이, 본 발명은 라이너 질화막의 두께를 50Å 이하로 하지 않아도 되기 때문에 공정을 용이하게 진행할 수 있다.As described above, in the trench isolation method of the present invention, the buried oxide film is buried in the trench using HDP-CVD, and the liner nitride film is cut and buried, so that the recess region is not formed in the subsequent process. In this case, the present invention can suppress the electrically bad influence such as the hump of the transistor device. Moreover, since the thickness of the liner nitride film is not required to be 50 angstroms or less, the present invention can proceed easily.
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