KR100509846B1 - Method For Isolating Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 기판의 활성 영역 상의 마스크층을 이용하여 상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성시키는 단계; 상기 트렌치 내의 반도체 기판의 식각면 상에 절연막 라이너를 증착시키는 단계; 상기 트렌치 내의 반도체 기판의 식각면 내에 산화막 라이너를 형성시키는 단계; 상기 트렌치를 채우기 위해 상기 트렌치 내에 절연막을 증착시킨 후 상기 절연막을 평탄화시키는 단계; 및 상기 반도체 기판의 활성 영역 상의 마스크층을 식각시킴으로써 상기 반도체 기판의 활성 영역의 표면을 노출시키는 단계를 포함한다.The present invention includes forming a trench by etching a field region of the semiconductor substrate using a mask layer on an active region of the semiconductor substrate; Depositing an insulating film liner on an etched surface of the semiconductor substrate in the trench; Forming an oxide liner in an etching surface of the semiconductor substrate in the trench; Planarizing the insulating film after depositing an insulating film in the trench to fill the trench; And exposing a surface of the active region of the semiconductor substrate by etching the mask layer on the active region of the semiconductor substrate.
따라서, 본 발명은 트렌치의 상측부 모서리 부분에서 산화막 라이너의 손상이 발생하는 것을 방지하여 반도체 기판의 활성 영역에 게이트 절연막을 균일한 두께로 형성시킬 수 있다. 또한, 상기 산화막 라이너에 산화 유발 스트레스에 의한 결함이 발생하는 것을 억제할 수 있다. 그 결과, 본 발명은 반도체 소자의 누설전류 증가를 방지할 수 있고 나아가 반도체 소자의 수율을 향상시킬 수 있다.Accordingly, the present invention can prevent the oxide liner from being damaged at the upper edge portion of the trench to form a gate insulating film in a uniform thickness in the active region of the semiconductor substrate. In addition, it is possible to suppress the occurrence of defects caused by oxidation-induced stress in the oxide film liner. As a result, the present invention can prevent the leakage current of the semiconductor device from increasing and further improve the yield of the semiconductor device.
Description
본 발명은 반도체 소자를 위한 아이솔레이션 방법에 관한 것으로, 더욱 상세하게는 트렌치 내의 절연막의 아이솔레이션 특성을 개선시킴으로써 반도체 소자의 누설전류 증가를 억제시키도록 한 반도체 소자를 위한 아이솔레이션 방법에 관한 것이다.The present invention relates to an isolation method for a semiconductor device, and more particularly to an isolation method for a semiconductor device to suppress the increase in leakage current of the semiconductor device by improving the isolation characteristics of the insulating film in the trench.
일반적으로, 반도체 소자의 제조 공정 중의 하나인 아이솔레이션(Isolation) 공정으로서 로코스(LOCOS: Local Oxidation of Silicon) 공정이 사용되어 왔다. 하지만, 상기 로코스 공정이 산화막에 의한 활성 영역(active region)의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 일으키기 때문에 이를 보완하기 위해 예를 들어 피비엘(PBL: Poly Buffer LOCOS), 리세스 로코스(Recessed LOCOS) 등과 같은 개선된 로코스 공정이 활발하게 연구, 개발되어 왔다. 그러나, 이들 공정은 기존의 로코스 공정을 어느 정도 개선하였으나 상기 새 부리 현상을 근본적으로 해결할 수 없을 뿐만 아니라 진행 과정이 복잡하므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 이들 공정은 반도체 기판의 활성 영역과 필드 영역(Field Region) 사이의 표면 단차를 심화시키므로 상기 표면 단차를 감소시키기 위해 평탄화 공정을 추가로 진행하여야 할 필요가 있다.In general, a LOCOS (Local Oxidation of Silicon) process has been used as an isolation process, which is one of semiconductor device manufacturing processes. However, since the LOCOS process causes a bird's beak phenomenon that causes erosion of the active region by the oxide layer, for example, PBL (Poly Buffer LOCOS), recess Improved locos processes such as Recessed LOCOS have been actively researched and developed. However, these processes have improved the existing LOCOS process to some extent, but the new beak phenomenon cannot be solved fundamentally, and the process is complicated. Therefore, there is a limit to high integration of semiconductor devices. Moreover, these processes deepen the surface level difference between the active region and the field region of the semiconductor substrate, and therefore, it is necessary to further proceed the planarization process to reduce the surface level level.
최근에는 이러한 점을 고려하여 에스티아이(STI: Shallow Trench Isolation) 공정이 도입되기 시작하였다. 상기 에스티아이 공정은 종래의 아이솔레이션 공정에 비하여 아이솔레이션 특성이 우수하고 반도체 기판의 점유 면적이 작은 장점을 가지므로 반도체 소자의 고집적화에 매우 유리하다. 상기 에스티아이 공정은 반도체 기판의 필드 영역에 홈 형상의 트렌치(Trench)를 형성하고 상기 트렌치 내에 절연막을 채운 후 상기 절연막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 연마시킴으로써 상기 트렌치 내의 절연막을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역의 트렌치 내에만 절연막이 형성될 수 있다.In recent years, the STI (Shallow Trench Isolation) process has been introduced. The STI process is advantageous to high integration of a semiconductor device because it has superior advantages of isolation characteristics and a small area of the semiconductor substrate compared to a conventional isolation process. The STI process forms an insulating trench in the trench by forming a trench in the field region of the semiconductor substrate, filling the insulating film in the trench, and then polishing the insulating film by chemical mechanical polishing (CMP). Planarize. Therefore, the insulating film can be formed only in the trench of the field region of the semiconductor substrate.
상기 트렌치 내의 절연막으로는 산화막을 주로 사용한다. 상기 산화막은 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정, 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정, 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 등에 의해 형성된다.An oxide film is mainly used as the insulating film in the trench. The oxide layer is formed by O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD), Subatmospheric Pressure Chemical Vapor Deposition (SACVD), and high density plasma chemistry. It is formed by a High Density Plasma Chemical Vapor Deposition (HDP CVD) process, or a Plasma Enhanced Chemical Vapor Deposition (PECVD) process.
반도체 소자의 게이트 절연막은 문턱전압(Threshold Voltage)의 제어와, 리프레시(Refresh) 특성 등과 같은 반도체 소자의 동작 특성을 결정하는 중요한 요소이다. 그런데, 종래의 에스티아이 공정을 이용한 반도체 소자의 경우, 트렌치의 상측 모서리 부분이 날카롭기 때문에 상기 상측 모서리 부분에서 게이트 절연막의 스트레스가 집중된다. 또한, 상기 트렌치 내에 채워진 산화막의 일부분이 후속의 열처리 공정이나 습식 식각 공정에 의해 함몰하는 디핑(Dipping) 현상이나 상기 트렌치 상부의 산화막 라이너가 경사지는 덴트(Dent) 현상이 발생한다. 이로써, 게이트 절연막이 반도체 기판의 활성 영역의 전역 상에서 균일한 두께로 형성되지 못하고 상기 트렌치의 상측 모서리 부분에서 나머지 부분에 비하여 얇게 형성된다. 그 결과, 상기 게이트 절연막의 절연파괴 전압(Breakdown Voltage) 및 절연파괴 전하량(Breakdown Electrical Charge)의 저하 등과 같은 게이트 절연막의 불량 현상이 발생하고, 또한 게이트 절연막 특성(Gate Oxidation Integrity)의 저하와 같은 불량 현상이 발생한다. 더욱이, 필드 영역의 피치(Pitch) 사이즈가 축소될수록 산화 유발 스트레스(Oxidation Induced Stress)에 의한 결함(Defect)이 다발하는데, 이는 반도체 소자의 누설전류를 증가시키는 원인으로 작용한다.The gate insulating film of the semiconductor device is an important factor in determining the operation characteristics of the semiconductor device, such as control of a threshold voltage and a refresh characteristic. However, in the case of the semiconductor device using the conventional STI process, since the upper edge portion of the trench is sharp, the stress of the gate insulating film is concentrated at the upper edge portion. In addition, a dipping phenomenon in which a portion of the oxide film filled in the trench is recessed by a subsequent heat treatment process or a wet etching process, or a dent phenomenon in which the oxide liner in the upper portion of the trench is inclined may occur. As a result, the gate insulating layer is not formed to have a uniform thickness over the entire region of the active region of the semiconductor substrate, and is formed thinner than the rest of the upper edge portion of the trench. As a result, a failure phenomenon of the gate insulating film such as a decrease in the breakdown voltage and the breakdown electrical charge of the gate insulating film occurs, and a defect such as a decrease in the gate insulating property. Phenomenon occurs. Furthermore, as the pitch size of the field region is reduced, defects due to oxidation induced stress occur, which causes a leakage current of the semiconductor device to increase.
따라서, 본 발명의 목적은 트렌치 내의 절연막의 불량 현상을 방지함으로써 게이트 절연막의 특성 저하를 억제하는데 있다. Therefore, an object of the present invention is to suppress the deterioration of the characteristics of the gate insulating film by preventing the defective phenomenon of the insulating film in the trench.
본 발명의 다른 목적은 산화막 라이너에 대한 산화 유발 스트레스를 저감시킴으로써 산화막 라이너의 결함을 최소화시키는데 있다.Another object of the present invention is to minimize the defect of the oxide liner by reducing the oxidation-induced stress on the oxide liner.
본 발명의 또 다른 목적은 반도체 소자의 누설전류 증가를 억제하는데 있다.Still another object of the present invention is to suppress an increase in leakage current of a semiconductor device.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다. Another object of the present invention is to improve the yield of semiconductor devices.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자를 위한 아이솔레이션 방법은Isolation method for a semiconductor device according to the present invention for achieving the above object is
반도체 기판의 활성 영역 상의 마스크층을 이용하여 상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성시키는 단계; 상기 트렌치 내의 반도체 기판의 식각면 상에 절연막 라이너를 증착시키는 단계; 상기 트렌치 내의 반도체 기판의 식각면 내에 산화막 라이너를 형성시키는 단계; 상기 트렌치를 채우기 위해 상기 트렌치 내에 절연막을 증착시킨 후 상기 절연막을 평탄화시키는 단계; 및 상기 반도체 기판의 활성 영역 상의 마스크층을 식각시킴으로써 상기 반도체 기판의 활성 영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.Forming a trench by etching a field region of the semiconductor substrate using a mask layer on an active region of the semiconductor substrate; Depositing an insulating film liner on an etched surface of the semiconductor substrate in the trench; Forming an oxide liner in an etching surface of the semiconductor substrate in the trench; Planarizing the insulating film after depositing an insulating film in the trench to fill the trench; And exposing the surface of the active region of the semiconductor substrate by etching the mask layer on the active region of the semiconductor substrate.
바람직하게는, 상기 절연막 라이너를 상기 산화막 라이너와의 식각 선택비가 큰 재질로 형성시킬 수가 있다. 상기 절연막 라이너를 질화막 라이너로서 형성시키는 것이 바람직하다. 상기 질화막 라이너를 20~50Å의 두께로 형성시키는 것이 바람직하다.Preferably, the insulating film liner may be formed of a material having a high etching selectivity with respect to the oxide film liner. It is preferable to form the insulating film liner as a nitride film liner. It is preferable to form the nitride film liner in a thickness of 20 to 50 kPa.
바람직하게는, 상기 산화막 라이너를 소정의 가스 분위기에서 열산화 공정에 의해 형성시킬 수가 있다. 상기 산화막 라이너를 NO 가스와 O 가스 분위기 중 어느 하나에서 열산화 공정에 의해 형성시키는 것이 바람직하다. 상기 산화막 라이너를 50~100Å의 두께로 형성시키는 것이 바람직하다.Preferably, the oxide film liner can be formed by a thermal oxidation process in a predetermined gas atmosphere. It is preferable to form the oxide film liner by a thermal oxidation process in either of a NO gas and an O gas atmosphere. It is preferable to form the oxide film liner in a thickness of 50 to 100 kPa.
이하, 본 발명에 의한 반도체 소자를 위한 아이솔레이션 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, an isolation method for a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1h는 본 발명에 의한 반도체 소자를 위한 아이솔레이션 방법을 나타낸 단면 공정도이다.1A to 1H are cross-sectional process diagrams illustrating an isolation method for a semiconductor device according to the present invention.
도 1a를 참조하면, 먼저, 반도체 기판(10)의 전면(前面) 상에 희생 산화막(11)을 40Å∼150Å의 두께로 성장시킨다. 상기 반도체 기판(10)으로는 단결정 실리콘 기판 등과 같은 반도체 제조 공정에 사용될 수 있는 기판을 사용하는 것이 바람직하다. 그런 다음, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 등을 이용하여 상기 희생 산화막(11) 상에 질화막(13)을 600∼1500Å의 두께로 증착시킨다. 여기서, 상기 희생 산화막(11)은 상기 반도체 기판(10)과 상기 질화막(13) 사이의 스트레스를 완화시켜준다. 상기 질화막(13)은 트렌치(15)의 형성을 위한 상기 반도체 기판(10)의 식각 때에 식각 마스크층의 역할을 담당하며, 후속의 화학적 기계적 연마(CMP) 공정에서 식각 정지막의 역할도 담당한다.Referring to FIG. 1A, first, a sacrificial oxide film 11 is grown to a thickness of 40 kPa to 150 kPa on the front surface of a semiconductor substrate 10. As the semiconductor substrate 10, it is preferable to use a substrate that can be used in a semiconductor manufacturing process such as a single crystal silicon substrate. Then, the nitride film 13 is deposited on the sacrificial oxide film 11 to a thickness of 600 to 1500 kPa using a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process. Here, the sacrificial oxide film 11 relieves stress between the semiconductor substrate 10 and the nitride film 13. The nitride layer 13 plays a role of an etch mask layer during the etching of the semiconductor substrate 10 to form the trench 15, and also serves as an etch stop layer in a subsequent chemical mechanical polishing (CMP) process.
그런 다음, 상기 반도체 기판(10)의 활성 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역 상의 질화막(13) 및 산화막(11)을 사진식각 공정에 의해 식각시킴으로써 상기 반도체 기판(10)의 필드 영역의 표면을 노출시키는 개구부(14)를 형성시킨다.Then, the nitride film 13 and the oxide film 11 on the field region of the semiconductor substrate 10 are etched by a photolithography process to define an active region of the semiconductor substrate 10. An opening 14 is formed which exposes the surface of the field region.
도 1b를 참조하면, 상기 개구부(14)가 형성된 상태에서 상기 질화막(13)을 식각 마스크로 이용하여 상기 반도체 기판(10)의 필드 영역을 얕은 깊이, 예를 들어 3000Å 정도의 깊이로 식각시킴으로써 트렌치(15)를 형성시킨다. 이때, 식각공정으로는 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각 공정을 사용하는 것이 바람직하다.Referring to FIG. 1B, a trench is formed by etching a field region of the semiconductor substrate 10 to a shallow depth, for example, about 3000 μs, using the nitride film 13 as an etching mask while the opening 14 is formed. (15) is formed. In this case, it is preferable to use a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching process, as the etching process.
도 1c를 참조하면, 상기 트렌치(15)가 형성된 상태에서 상기 트렌치(15) 내의 반도체 기판(10)의 식각면을 포함하여 상기 희생 산화막(11)과 상기 질화막(13)의 표면 상에 절연막 라이너(17)를 증착시킨다. 여기서, 상기 절연막 라이너(17)는 후속 공정에서 형성할 도 1d의 산화막 라이너(19)와의 식각 선택비가 큰 재질로 구성하는 것이 바람직하다. 또한, 상기 절연막 라이너(17)는 산화질화막 또는 질화막의 단일층으로 구성하거나 이들 막을 적절하게 조합하여 적층한 복수층으로 구성하는 것이 바람직하다. 상기 절연막 라이너(17)로서 질화막 라이너로 형성시키는 것이 바람직하다. 또한, 상기 질화막 라이너를 20~50Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 1C, an insulating film liner is formed on the surfaces of the sacrificial oxide film 11 and the nitride film 13 including an etching surface of the semiconductor substrate 10 in the trench 15 in the state where the trench 15 is formed. (17) is deposited. Here, the insulating film liner 17 is preferably made of a material having a high etching selectivity with the oxide film liner 19 of FIG. 1D to be formed in a subsequent process. In addition, the insulating film liner 17 is preferably composed of a single layer of an oxynitride film or a nitride film, or a plurality of layers in which these films are properly combined and stacked. It is preferable to form the nitride film liner as the insulating film liner 17. In addition, it is preferable to form the nitride film liner in a thickness of 20 to 50 kPa.
도 1d를 참조하면, 상기 절연막 라이너(17)가 형성된 상태에서 상기 트렌치(15) 내의 반도체 기판(10)의 식각면을 산화공정, 예를 들어 열산화공정에 의해 산화시킴으로써 상기 반도체 기판(10)의 식각면에 산화막 라이너(19)를 50∼100Å의 두께로 형성시킨다. 이때, 상기 열산화공정을 예를 들어 일산화질소(NO) 가스 또는 산소(O) 가스의 분위기에서 진행하는 것이 바람직하다. Referring to FIG. 1D, the semiconductor substrate 10 is formed by oxidizing an etching surface of the semiconductor substrate 10 in the trench 15 by an oxidation process, for example, a thermal oxidation process, with the insulating film liner 17 formed thereon. The oxide film liner 19 is formed to a thickness of 50 to 100 kPa on the etching surface of the film. At this time, the thermal oxidation process is preferably performed in an atmosphere of, for example, nitrogen monoxide (NO) gas or oxygen (O) gas.
따라서, 본 발명은 상기 절연막 라이너(17)를 상기 반도체 기판(10)의 식각면 상에 증착시킨 후 상기 산화막 라이너(19)를 상기 반도체 기판의 식각면 내에 형성시키므로 종래의 에스티아이 공정에 비하여 상기 산화막 라이너(19)에 대한 산화 유발 스트레스를 저감시킬 수 있다. 이는 상기 산화막 라이너(19)에서 상기 산화 유발 스트레스에 의한 결함이 발생하는 것을 최소화시킨다.Therefore, in the present invention, since the insulating film liner 17 is deposited on the etching surface of the semiconductor substrate 10, the oxide film liner 19 is formed in the etching surface of the semiconductor substrate. Oxidation-induced stress on the liner 19 can be reduced. This minimizes the occurrence of defects caused by the oxidation-induced stress in the oxide liner 19.
또한, 본 발명은 후속의 열처리 공정이나 습식 식각공정을 진행할 때 상기 절연막 라이너(17)에 의해 상기 산화막 라이너(19)를 보호시킴으로써 상기 트렌치(15)의 상측 모서리 부분에서 상기 산화막 라이너(19)의 손상이 발생하는 현상을 방지할 수 있다. 이는 상기 반도체 기판(10)의 활성 영역 상에 게이트 절연막을 형성시킬 때 상기 게이트 절연막이 상기 트렌치(15)의 상측 모서리 부분에서 다른 부분에 비하여 얇게 형성되는 것을 방지할 수 있으므로 상기 활성 영역 상에 상기 게이트 절연막을 균일한 두께로 형성시킬 수가 있다. 그 결과, 상기 게이트 절연막의 절연파괴 전압과 절연파괴 전하량의 저하를 방지하고 게이트 절연 특성 저하를 방지할 수 있다.In addition, the present invention protects the oxide film liner 19 by the insulating film liner 17 during a subsequent heat treatment process or a wet etching process, so that the oxide film liner 19 is formed at the upper edge portion of the trench 15. Damage can be prevented. This can prevent the gate insulating film from being formed thinner than other portions in the upper corner portion of the trench 15 when the gate insulating film is formed on the active region of the semiconductor substrate 10. The gate insulating film can be formed to a uniform thickness. As a result, the lowering of the breakdown voltage and the amount of breakdown charge of the gate insulating film can be prevented, and the gate insulating property can be prevented from falling.
따라서, 본 발명은 반도체 소자의 필드 영역의 피치가 축소되더라도 누설전류 증가를 억제할 수 있다.Therefore, the present invention can suppress an increase in leakage current even if the pitch of the field region of the semiconductor element is reduced.
도 1e를 참조하면, 상기 산화막 라이너(19)가 형성된 상태에서 화학 기상 증착 공정, 예를 들어 상압 화학 기상 증착 공정(APCVD)이나 서브 상압 화학 기상 증착(SACVD) 공정을 이용하여 상기 절연막 라이너(17) 상에 O3-TEOS 산화막과 같은 산화막(21)을 두껍게 증착시킴으로써 상기 트렌치(15) 내에 상기 산화막(21)을 완전히 채운다.Referring to FIG. 1E, in the state in which the oxide liner 19 is formed, the insulating film liner 17 using a chemical vapor deposition process, for example, an atmospheric chemical vapor deposition process (APCVD) or a sub atmospheric pressure chemical vapor deposition (SACVD) process. The oxide film 21 is completely filled in the trench 15 by thickly depositing an oxide film 21 such as an O 3 -TEOS oxide film.
한편, 상기 상압 화학 기상 증착(APCVD) 공정이나 상기 서브 상압 화학 기상 증착(SACVD) 공정 대신에 플라즈마 강화 화학 기상 증착(PECVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDP CVD) 공정을 이용하여 고밀도 산화막을 증착하는 것도 가능하다.Instead of the atmospheric pressure chemical vapor deposition (APCVD) process or the sub atmospheric pressure chemical vapor deposition (SACVD) process, a plasma enhanced chemical vapor deposition (PECVD) process or a high density plasma chemical vapor deposition (HDP CVD) process is used to form a high density oxide film. It is also possible to deposit.
도 1f를 참조하면, 상기 산화막(21)이 증착된 상태에서 화학적 기계적 연마CMP) 공정이나 에치백(etchback) 공정을 이용하여 상기 산화막(21)을 상기 절연막 라이너(17)에 평탄화시킨다. 따라서, 상기 트렌치(15) 내에만 상기 산화막(21)이 남고 상기 트렌치(15) 외측의 절연막 라이너(17) 상에는 상기 산화막(21)이 모두 제거된다.Referring to FIG. 1F, the oxide film 21 is planarized on the insulating film liner 17 by using a chemical mechanical polishing CMP process or an etchback process in a state in which the oxide film 21 is deposited. Accordingly, the oxide film 21 remains only in the trench 15, and all of the oxide film 21 is removed on the insulating film liner 17 outside the trench 15.
이후, 상기 트렌치(15) 내에 남은 산화막(21)의 표면 높이를 약간 낮추어주는 것이 바람직한데, 이는 상기 산화막(21)과 상기 반도체 기판(10)의 활성 영역의 표면 단차를 줄여주기 위함이다.Subsequently, it is preferable to slightly lower the surface height of the oxide film 21 remaining in the trench 15, in order to reduce the surface level difference between the oxide film 21 and the active region of the semiconductor substrate 10.
도 1g를 참조하면, 상기 산화막(21)이 상기 트렌치(15) 내에만 남은 상태에서 상기 트렌치(15) 외측의 절연막 라이너(17)와 질화막(13)을 예를 들어 질산을 이용한 습식 식각공정에 의해 제거시킴으로써 패드 산화막(11)을 노출시킨다. 그런 다음, 상기 패드 산화막(11)을 식각시킴으로써 도 1h에 도시된 바와 같이, 상기 반도체 기판(10)의 활성 영역의 표면을 노출시킨다. 이후, 도면에 도시하지 않았으나, 상기 반도체 기판의 활성 영역에 반도체 소자, 예를 들어 엠오에스에프이티(MOSFET)의 게이트 절연막, 게이트 전극, 소스/드레인 영역 등을 형성시킬 수가 있다.Referring to FIG. 1G, the insulating film liner 17 and the nitride film 13 outside the trench 15 may be, for example, wet-etched using nitric acid while the oxide film 21 remains only in the trench 15. The pad oxide film 11 is exposed by removing it. Then, the pad oxide film 11 is etched to expose the surface of the active region of the semiconductor substrate 10 as shown in FIG. 1H. Subsequently, although not shown in the drawings, a semiconductor device, for example, a gate insulating film, a gate electrode, a source / drain region, etc. of an MOSFET may be formed in an active region of the semiconductor substrate.
따라서, 본 발명은 반도체 기판의 필드 영역에 트렌치를 형성하고, 상기 트렌치 내의 반도체 기판 상에 절연막 라이너를 증착한 후 상기 트렌치 내의 반도체 기판 내에 산화막 라이너를 형성시키므로 상기 트렌치 상측 모서리 부분에서 상기 산화막 라이너의 손상을 방지할 수 있다.Accordingly, the present invention forms a trench in the field region of the semiconductor substrate, deposits an insulating film liner on the semiconductor substrate in the trench, and forms an oxide liner in the semiconductor substrate in the trench, so that the oxide liner is formed at the upper edge portion of the trench. Damage can be prevented.
따라서, 본 발명은 상기 반도체 기판의 활성 영역에 게이트 산화막을 균일한 두께로 형성시킬 수 있으므로 게이트 절연막의 절연파괴 특성을 향상시키고 게이트 절연막 특성을 향상시킬 수가 있다. 또한, 본 발명은 산화 유발 스트레스에 의한 산화막 라이너의 결함을 감소시킬 수가 있다. 그 결과, 본 발명은 필드 영역의 피치가 축소되더라도 반도체 소자의 누설전류 증가를 억제할 수 있다.Therefore, according to the present invention, the gate oxide film can be formed in the active region of the semiconductor substrate with a uniform thickness, so that the dielectric breakdown characteristic of the gate insulating film can be improved and the gate insulating film property can be improved. In addition, the present invention can reduce the defect of the oxide film liner due to the oxidation-induced stress. As a result, the present invention can suppress an increase in the leakage current of the semiconductor element even if the pitch of the field region is reduced.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자를 위한 아이솔레이션 방법은 반도체 기판의 필드 영역에 트렌치를 형성시키고, 상기 트렌치 내의 반도체 기판에 산화막 라이너를 형성시키고, 상기 트렌치에 산화막을 채운다. 그런 다음, 상기 산화막을 화학적 기계적 연마 공정에 의해 평탄화시키고, 상기 반도체 기판의 활성 영역의 표면을 노출시킨다. As described in detail above, the isolation method for a semiconductor device according to the present invention forms a trench in the field region of the semiconductor substrate, forms an oxide liner in the semiconductor substrate in the trench, and fills the oxide film in the trench. The oxide film is then planarized by a chemical mechanical polishing process and the surface of the active region of the semiconductor substrate is exposed.
따라서, 본 발명은 트렌치의 상측부 모서리 부분에서 산화막 라이너의 손상이 발생하는 것을 방지하여 반도체 기판의 활성 영역에 게이트 절연막을 균일한 두께로 형성시킬 수 있다. 또한, 상기 산화막 라이너에 산화 유발 스트레스에 의한 결함이 발생하는 것을 억제할 수 있다. 그 결과, 본 발명은 반도체 소자의 누설전류 증가를 방지할 수 있고 나아가 반도체 소자의 수율을 향상시킬 수 있다.Accordingly, the present invention can prevent the oxide liner from being damaged at the upper edge portion of the trench to form a gate insulating film in a uniform thickness in the active region of the semiconductor substrate. In addition, it is possible to suppress the occurrence of defects caused by oxidation-induced stress in the oxide film liner. As a result, the present invention can prevent the leakage current of the semiconductor device from increasing and further improve the yield of the semiconductor device.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1a 내지 도 1h는 본 발명에 의한 반도체 소자를 위한 아이솔레이션 방법에 적용된 에스티아이 공정(STI: Shallow Trench Isolation)의 단면 공정도.1A to 1H are cross-sectional process diagrams of an STI process (STI: Shallow Trench Isolation) applied to an isolation method for a semiconductor device according to the present invention.
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Citations (3)
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| JP2000031267A (en) * | 1998-06-16 | 2000-01-28 | Samsung Electron Co Ltd | Trench isolation formation method |
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| KR20030059490A (en) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | Method of forming isolating layer for semiconductor device |
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2003
- 2003-08-02 KR KR10-2003-0053638A patent/KR100509846B1/en not_active IP Right Cessation
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