KR100550635B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR100550635B1 KR1020040076961A KR20040076961A KR100550635B1 KR 100550635 B1 KR100550635 B1 KR 100550635B1 KR 1020040076961 A KR1020040076961 A KR 1020040076961A KR 20040076961 A KR20040076961 A KR 20040076961A KR 100550635 B1 KR100550635 B1 KR 100550635B1
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Abstract

본 발명은 트렌치 갭필이 용이하면서 트랜지스터의 성능을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체 기판을 소정깊이로 식각하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치의 바닥을 완전히 오픈시키면서 상기 트렌치의 측벽을 일부 덮는 산화방지막을 형성하는 단계, 상기 산화방지막을 남겨둔 상태에서 산화공정을 진행하여 상기 트렌치의 바닥을 채우는 제1영역과 이웃한 활성영역들의 아랫부분을 부유 상태로 만들어주는 제2영역을 갖는 더미산화막을 형성하는 단계, 상기 산화방지막을 선택적으로 제거하는 단계, 및 상기 더미산화막의 제1영역에 의해 깊이가 낮아진 트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함한다.The present invention is to provide a method of manufacturing a semiconductor device that can easily improve the performance of the transistor while the trench gap fill, forming a trench defining the active region and the isolation region by etching the semiconductor substrate to a predetermined depth, Forming an anti-oxidation film partially covering the sidewalls of the trench while completely opening the bottom of the trench, and performing an oxidation process while leaving the anti-oxidation film under the first regions adjacent to the first region filling the bottom of the trench; Forming a dummy oxide film having a second region which makes the portion floating, selectively removing the antioxidant film, and forming a device isolation film which gap-fills a trench having a lower depth by the first region of the dummy oxide film It includes a step.

소자분리, 트렌치, 산화방지막, PECVD, 습식산화Device Isolation, Trench, Antioxidation Film, PECVD, Wet Oxidation

Description

반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME} Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}             

도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a device isolation method of a semiconductor device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면,2 is a view showing the structure of a semiconductor device according to an embodiment of the present invention;

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film

23 : 패드질화막 24 : 트렌치23: pad nitride film 24: trench

25 : 측벽산화막 26 : 산화방지막25 side wall oxide film 26 antioxidant film

27 : 더미산화막 28 : 라이너질화막27 dummy oxide film 28 liner nitride film

29 : 갭필절연막29 gap gap insulating film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자분리공정을 포함하는 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device including a device isolation process.

반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.In addition to the advancement of semiconductor technology, high speed and high integration of semiconductor devices is progressing. In connection with this, the necessity of refinement | miniaturization of a pattern becomes increasingly high, and the dimension of a pattern is also required for high precision. This also applies to device isolation regions that occupy a wide area in semiconductor devices.

반도체 소자의 소자분리(ISO) 공정으로는 로코스(LOCOS) 공정이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리공정은 그 가장자리 부분에 새부리 형상의 버즈빅(Bird's beak)이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.As the device isolation (ISO) process of the semiconductor device, the LOCOS process is mostly used. However, the LOCOS type device isolation process has a drawback in that a bird's beak in the shape of a beak is generated at an edge thereof, thereby generating a leakage current while reducing the area of the active region.

현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 공정이 제안되었다.At present, a shallow trench isolation (STI) process having a narrow width and excellent device isolation characteristics has been proposed.

도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a device isolation method of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 패드산화막(12)과 패드질화막(13)을 적층한 후, 소자분리마스크(도시 생략)를 식각배리어로 패드질화막(13)과 패드산화막(12)을 식각하여 트렌치가 형성될 반도체 기판(11) 표면을 노출시킨다.As shown in FIG. 1A, after the pad oxide film 12 and the pad nitride film 13 are stacked on the semiconductor substrate 11, the pad nitride film 13 and the pad oxide film are etched with an element isolation mask (not shown). The 12 is etched to expose the surface of the semiconductor substrate 11 on which the trench is to be formed.

이어서, 미도시된 소자분리마스크를 제거하고, 계속해서 패드질화막(13)을 하드마스크로 이용하여 노출된 반도체 기판(11)을 식각하여 소자분리영역이 형성될 트렌치(14)를 형성한다. 이러한 트렌치(14)에 의해 트랜지스터가 형성될 활성영역이 정의된다.Subsequently, the device isolation mask (not shown) is removed, and the exposed semiconductor substrate 11 is etched using the pad nitride layer 13 as a hard mask to form the trench 14 in which the device isolation region is to be formed. The trench 14 defines an active region in which a transistor is to be formed.

다음으로, 트렌치(14) 형성시 발생된 식각손상을 제거해주기 위해 측벽산화 공정을 진행하여 트렌치(14)의 바닥 및 측벽에 측벽산화막(15)을 형성한다.Next, the sidewall oxidation process is performed to remove the etch damage generated when the trench 14 is formed to form the sidewall oxide layer 15 on the bottom and sidewalls of the trench 14.

이어서, 측벽산화막(15)이 형성된 결과물의 전면에 라이너질화막(16)을 형성한다.Subsequently, the liner nitride film 16 is formed on the entire surface of the resultant sidewall oxide film 15 formed thereon.

도 1b에 도시된 바와 같이, 라이너질화막(16) 상부에 트렌치(14)를 갭필할때까지 갭필절연막(17)을 증착한다. 이때, 갭필절연막(17)은 주로 HDP CVD(High Density Plasma Chemical Vapor Deposition) 방식으로 증착한 산화막이다.As shown in FIG. 1B, the gap fill insulating layer 17 is deposited on the liner nitride layer 16 until the trench 14 is gap filled. In this case, the gap fill insulating film 17 is mainly an oxide film deposited by HDP CVD (High Density Plasma Chemical Vapor Deposition).

다음으로, 패드질화막(13)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(17)을 평탄화시킨다. 이때, 라이너질화막(16) 중에서 패드질화막(13) 상부에 형성된 부분이 연마된다.Next, a CMP (Chemical Mechanical Polishing) process using the pad nitride film 13 as a polishing stop film is performed to planarize the gap fill insulating film 17. At this time, the portion formed on the pad nitride film 13 in the liner nitride film 16 is polished.

도 1c에 도시된 바와 같이, 패드질화막(13)과 패드산화막(12)의 스트립(Strip) 공정을 진행한다. 이때, 패드질화막(13)은 인산(H3PO4) 용액을 이용하여 스트립하고, 패드산화막(12)은 불산(HF) 용액을 이용하여 스트립한다.As shown in FIG. 1C, a strip process of the pad nitride layer 13 and the pad oxide layer 12 is performed. In this case, the pad nitride film 13 is stripped using a phosphoric acid (H 3 PO 4 ) solution, and the pad oxide film 12 is stripped using a hydrofluoric acid (HF) solution.

상술한 바와 같이, 종래기술은 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치(14) 내부에 갭필절연막(17)을 갭필하므로써 소자분리막을 형성하고 있 고, 리프레시 특성 개선을 위해 라이너질화막(16)을 적용하고 있다.As described above, in the prior art, the device isolation film is formed by gap filling the gap fill insulating film 17 inside the trench 14 by using a shallow trench isolation (STI) process, and the liner nitride film 16 is used to improve the refresh characteristics. Is applying.

그러나, STI 공정은 디자인룰이 감소하여 트렌치의 간격(space)이 축소되면서 소자분리막 증착 공정인 HDP CVD 에 의한 트렌치 갭필이 점점 어려워져 트렌치의 깊이를 충분히 크게 하지 못하거나 활성영역의 면적을 충분히 넓게 확보하기 못하는 문제가 있다.However, as the STI process reduces design trenches and reduces the trench space, trench gap fill by HDP CVD, which is a device isolation film deposition process, becomes more difficult. There is a problem that cannot be secured.

이러한 문제는 트랜지스터간의 소자분리를 저해하여 리프레시 특성을 열화시키는 한편 tRCD, tWR, tRP 등의 속도 특성을 저하시켜 소자의 성능을 약화시킨다.This problem impairs device isolation between transistors, thereby degrading refresh characteristics, while lowering speed characteristics such as tRCD, tWR, and tRP, thereby weakening device performance.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치 갭필이 용이하면서 트랜지스터의 성능을 향상시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor device and a method of manufacturing the same, which can easily improve the performance of a transistor while easily filling trench gaps.

상기 목적을 달성하기 위한 반도체 소자는 반도체기판, 상기 반도체 기판 내에 소정 깊이로 형성된 트렌치, 상기 트렌치에 의해 정의된 활성영역, 상기 트렌치의 측벽 탑부분 표면 상에 형성된 측벽산화막, 상기 트렌치의 바닥부분을 채우는 제1영역과 상기 활성영역의 아래부분을 부유 상태로 만들어주는 제2영역을 갖는 더미산화막, 상기 더미산화막의 제1영역과 상기 측벽산화막의 표면 상에 형성된 라이너질화막, 및 상기 라이너질화막 상에 상기 트렌치를 매립하도록 형성된 소자분리 막 역할을 하는 갭필절연막을 포함하는 것을 특징으로 한다.A semiconductor device for achieving the above object includes a semiconductor substrate, a trench formed in the semiconductor substrate to a predetermined depth, an active region defined by the trench, a sidewall oxide film formed on the sidewall top surface of the trench, and a bottom portion of the trench. A dummy oxide film having a first region to fill and a second region to make a lower portion of the active region floating, a liner nitride film formed on a surface of the first region and the sidewall oxide film of the dummy oxide film, and on the liner nitride film And a gap fill insulating film serving as a device isolation film formed to fill the trench.

그리고, 본 발명의 반도체소자의 제조 방법은 반도체 기판을 소정깊이로 식각하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치의 바닥을 완전히 오픈시키면서 상기 트렌치의 측벽을 일부 덮는 산화방지막을 형성하는 단계, 상기 산화방지막을 남겨둔 상태에서 산화공정을 진행하여 상기 트렌치의 바닥을 채우는 제1영역과 이웃한 활성영역들의 아랫부분을 부유 상태로 만들어주는 제2영역을 갖는 더미산화막을 형성하는 단계, 상기 산화방지막을 선택적으로 제거하는 단계, 및 상기 더미산화막의 제1영역에 의해 깊이가 낮아진 트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 산화방지막은 PECVD 방법을 이용하여 질화막으로 형성하는 것을 특징으로 하는 것을 특징으로 하고, 상기 더미산화막은 습식산화 공정으로 형성하는 것을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, forming a trench defining an active region and an isolation region by etching the semiconductor substrate to a predetermined depth, and partially covering the sidewalls of the trench while completely opening the bottom of the trench. Forming a barrier layer, and forming a dummy oxide layer having a first region filling the bottom of the trench and a second region floating the lower portion of the adjacent active regions by performing an oxidation process while leaving the antioxidant layer; And selectively removing the antioxidant film, and forming a device isolation film for gap-filling a trench having a lower depth by the first region of the dummy oxide film, wherein the antioxidant film is a PECVD method. To form a nitride film using a, characterized in that, Non-oxide film is characterized in that it is formed by a wet oxidation process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.2 is a diagram showing the structure of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 반도체기판(21), 반도체 기판(21) 내에 소정 깊이로 형성된 트렌치(24), 트렌치(24)에 의해 정의된 활성영역(21a), 트렌치(24)의 측벽 탑부분에 형성된 측벽산화막(25), 트렌치의 바닥부분을 채우는 제1영역(27a)과 활성영역(21a) 아래부분을 부유 상태로 만들어주는 제2영역(27b)을 갖는 더미산화막(27), 더미산화막(27)의 제1영역(27a)과 측벽산화막(25)의 표면 상에 형성된 라이너질화막(28), 라이너질화막(28) 상에 트렌치(24)를 매립하도록 형성된 소자분리막 역할을 하는 갭필절연막(29)을 포함한다.Referring to FIG. 2, the semiconductor substrate 21, the trench 24 formed in the semiconductor substrate 21 to a predetermined depth, the active region 21a defined by the trench 24, and the top portion of the sidewalls of the trench 24 are formed. A dummy oxide film 27 and a dummy oxide film having a sidewall oxide film 25 formed thereon, a first region 27a filling the bottom portion of the trench, and a second region 27b floating the lower portion of the active region 21a. A gap fill insulating film 29 which serves as a device isolation film formed to fill the trench 24 on the liner nitride film 28 and the liner nitride film 28 formed on the surface of the first region 27a and the sidewall oxide film 25 of the substrate 27. ).

도 2에서, 더미산화막(27)의 제1영역(27a)에 의해 갭필절연막(29)이 갭필될 트렌치(24)의 깊이가 감소하고, 더미산화막(27)의 제2영역(27b)에 의해 이웃한 트랜지스터 사이가 완전히 절연되고 있다.In FIG. 2, the depth of the trench 24 in which the gap fill insulating film 29 is to be gap-filled is reduced by the first region 27a of the dummy oxide film 27, and the second region 27b of the dummy oxide film 27 is reduced. The neighboring transistors are completely insulated.

이하, 제조 방법에 대해 살펴보기로 한다.Hereinafter, a manufacturing method will be described.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(21)의 상부에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 이때, 패드산화막(22)은 패드질화막(23) 증착시 반도체 기판(21)이 받는 스트레스를 완충시켜주기 위한 것으로 100Å∼150Å 두께로 형성하고, 패드질화막(23)은 후속 갭필절연막의 CMP 공정시 연마정지막 역할을 수행함과 동시에 트렌치 형성시 하드마스크 역할을 수행하는 것으로, 500Å∼1000Å 두께로 형성한다. As shown in FIG. 3A, a pad oxide film 22 and a pad nitride film 23 are sequentially formed on the semiconductor substrate 21. In this case, the pad oxide film 22 is formed to have a thickness of 100 kPa to 150 kPa to buffer the stress applied to the semiconductor substrate 21 when the pad nitride film 23 is deposited, and the pad nitride film 23 is used during the subsequent CMP process of the gap fill insulating film. At the same time to serve as a polishing stop film and to serve as a hard mask when forming the trench, it is formed to a thickness of 500 ~ 1000Å.

다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크(도시 생략)를 형성하고, 소자분리마스크를 식각배리어로 패드질화막(23)과 패드산화막(22)을 차례로 식각하여 소자분리영역인 트렌치가 형성될 반도체 기판(21) 표면을 노출시킨다. 이어서, 소자분리마스크를 스트립하는데, 이때, 소자분리마스크는 잘 알려진 바와 같이 산소플라즈마를 이용하여 스트립한다.Next, a photoresist film is coated on the pad nitride film 23 and patterned by exposure and development to form a device isolation mask (not shown), and the pad nitride film 23 and the pad oxide film 22 are formed by etching the device isolation mask. Etching is sequentially performed to expose the surface of the semiconductor substrate 21 on which the trench, which is an isolation region, is to be formed. The device isolation mask is then stripped, wherein the device isolation mask is stripped using oxygen plasma, as is well known.

다음으로, 패드질화막(23)을 하드마스크로 이용하여 노출된 반도체 기판(21) 을 소정 깊이로 식각하여 트렌치(24)를 형성한다. 이와 같은 트렌치(24) 형성후 반도체기판(21)은 소자분리막이 형성될 트렌치(24)와 활성영역(21a)으로 구분되며, 활성영역(21a)은 잘 알려진 바와 같이 트랜지스터가 형성될 영역이다.Next, the trench 24 is formed by etching the exposed semiconductor substrate 21 to a predetermined depth by using the pad nitride layer 23 as a hard mask. After the formation of the trench 24, the semiconductor substrate 21 is divided into a trench 24 and an active region 21a in which the device isolation layer is to be formed. The active region 21a is a region in which a transistor is to be formed, as is well known.

이어서, 트렌치(24) 형성을 위한 식각공정시 발생된 식각손상을 제거하기 위해 건식 산화(Dry oxidation) 방법으로 측벽산화(Wall oxidation)를 진행하여 50Å∼100Å 두께의 측벽산화막(25)을 형성한다.Subsequently, in order to remove the etching damage generated during the etching process for forming the trench 24, wall oxidation is performed by dry oxidation to form a sidewall oxide film 25 having a thickness of 50 μs to 100 μs. .

도 3b에 도시된 바와 같이, 측벽산화막(25)을 포함한 패드질화막(23) 상부에 산화방지막(Oxidation barrier, 26)을 형성한다. 이때, 산화방지막(26)은 PECVD(Plasma Enhanced CVD) 방법을 이용하여 질화막으로 형성하는데, PECVD 방법으로 질화막을 증착하면 스텝커버리지(Step coverage) 특성을 나쁘게 할 수 있다. 즉, 패드질화막(23)의 상부에서의 증착 두께가 트렌치(24)의 측벽에서의 두께보다 두껍게 증착가능하며, 또한 트렌치(24)의 바닥에서는 증착을 하지 않을 수 있다. 이와 같이 스텝커버리지 특성이 나쁜 PECVD 방법으로 산화방지막(26)을 형성하면, 산화방지막(26)은 트렌치(24) 형성후 정의되는 즉, 패드산화막(22)과 패드질화막(23)에 의해 덮혀 있는 활성영역(21a) 상부를 완전히 캡핑(capping)하면서 트렌치(24) 측벽의 탑부분를 덮는 형태로 형성된다.As shown in FIG. 3B, an oxidation barrier 26 is formed on the pad nitride layer 23 including the sidewall oxide layer 25. In this case, the antioxidant layer 26 is formed of a nitride film by using a plasma enhanced CVD (PECVD) method, the deposition of the nitride film by the PECVD method may deteriorate the step coverage (Step coverage) characteristics. That is, the deposition thickness at the top of the pad nitride film 23 can be deposited thicker than the thickness at the sidewall of the trench 24, and the deposition at the bottom of the trench 24 may not be performed. When the antioxidant film 26 is formed by the PECVD method having poor step coverage characteristics as described above, the antioxidant film 26 is defined after the trench 24 is formed, that is, the pad oxide film 22 and the pad nitride film 23 are covered. The upper portion of the sidewall of the trench 24 is formed while completely capping the upper portion of the active region 21a.

한편, 트렌치(24)의 측벽을 덮는 산화방지막(26)의 깊이는 활성영역(21a)에 형성될 접합영역의 깊이와 동일해야 한다. 이는 후속 산화 공정에서 형성되는 더미산화막이 접합영역을 침투하지 않도록 하기 위함이다.Meanwhile, the depth of the antioxidant layer 26 covering the sidewalls of the trench 24 should be equal to the depth of the junction region to be formed in the active region 21a. This is to prevent the dummy oxide film formed in the subsequent oxidation process from penetrating the junction region.

도 3c에 도시된 바와 같이, 산화방지막(26)을 남겨둔 상태에서 산화 공정을 진행하여 더미산화막(27)을 형성한다. 이때, 더미산화막(27)은 트렌치(24)의 바닥을 채우면서 성장하는 제1영역(27a)과 접합영역 아래의 활성영역인 실리콘을 산화시킨 제2영역(27b)으로 이루어진다.As shown in FIG. 3C, an oxidation process is performed while the antioxidant film 26 is left to form a dummy oxide film 27. At this time, the dummy oxide layer 27 is formed of a first region 27a growing while filling the bottom of the trench 24 and a second region 27b in which silicon, which is an active region under the junction region, is oxidized.

더미산화막(27)을 형성하기 위한 산화 공정시 산화제로는 질소, 수소 및 산소가 포함된 NO, N2O, H2O 또는 O2를 사용하고, 더미산화막(27)은 1Å∼10000Å 두께로 형성한다.In the oxidation process for forming the dummy oxide film 27, NO, N 2 O, H 2 O or O 2 containing nitrogen, hydrogen, and oxygen is used as the oxidizing agent, and the dummy oxide film 27 has a thickness of 1 kPa to 10000 kPa. Form.

위와 같은 더미산화막(27) 중의 제1영역(27a)은 산화방지막(26)이 덮혀 있는 트렌치(24)의 측벽에서는 산화막방지막(26)이 내산화 역할을 하므로 산화가 이루어지지 않는 반면, 트렌치(24)의 바닥은 산화제에 직접 노출되므로 급격한 산화막 성장이 이루어져 형성된다. In the first region 27a of the dummy oxide layer 27 as described above, the oxide layer 26 plays a role of oxidation resistance on the sidewall of the trench 24 where the antioxidant layer 26 is covered. The bottom of 24 is formed by rapid oxide film growth since it is directly exposed to an oxidizing agent.

그리고, 더미산화막(27)의 제2영역(27b)은 산화공정의 시간을 증가시켜 활성영역(21a)의 이후 접합이 형성될 영역 아래를 완전히 산화시켜 형성한다. 여기서, 더미산화막(27)의 제2영역(27b)은 이웃한 활성영역(21a) 사이를 모두 연결하는 형태로 형성되어 트랜지스터 형성 영역을 부유(floating) 상태로 만든다. 한편, 측벽산화막(25)도 산화막 물질이므로 더미산화막인 제2영역(27b)에 포함된 것으로 가정하며, 측벽산화막(25)의 트렌치 바닥 부분은 도시하지 않기로 한다.The second region 27b of the dummy oxide film 27 is formed by increasing the time of the oxidation process and completely oxidizing below the region where the junction is to be formed after the active region 21a. In this case, the second region 27b of the dummy oxide layer 27 is formed to connect all of the adjacent active regions 21a to make the transistor formation region floating. Meanwhile, since the sidewall oxide layer 25 is also an oxide material, it is assumed that the sidewall oxide layer 25 is included in the second region 27b which is a dummy oxide layer, and the trench bottom portion of the sidewall oxide layer 25 is not shown.

위에서 살펴본 것처럼, 더미산화막(27)을 비교적 두꺼운 두께로 형성하기 위해 본 발명은 습식산화(Wet oxidation) 공정을 이용한다.As described above, in order to form the dummy oxide layer 27 to a relatively thick thickness, the present invention uses a wet oxidation process.

전술한 바와 같은 더미산화막(27) 형성후에 후속 갭필절연막이 매립될 트렌치(24)의 깊이가 't'로 감소하고, 활성영역(21a)의 아래 영역들이 더미산화막(27)을 통해 부유 상태가 된다.After the formation of the dummy oxide film 27 as described above, the depth of the trench 24 in which the subsequent gap fill insulating film is to be filled is reduced to 't', and the regions below the active region 21a are suspended through the dummy oxide film 27. do.

도 3d에 도시된 바와 같이, 더미산화막(27) 형성후 산화방지막(26)을 선택적으로 제거한다. 이때, 산화방지막(26)은 인산(H3PO4) 용액을 이용하여 제거하며, 질화막으로 형성한 산화방지막(26) 제거시에 패드질화막(23)이 일부 식각될 수도 있으며, 산화막 물질인 더미 산화막(27)과 측벽산화막(25)은 인산용액에 대해 식각선택비가 있어 제거되지 않는다.As shown in FIG. 3D, the antioxidant layer 26 is selectively removed after the dummy oxide layer 27 is formed. In this case, the antioxidant layer 26 may be removed using a phosphoric acid (H 3 PO 4 ) solution, and the pad nitride layer 23 may be partially etched when the antioxidant layer 26 formed of the nitride layer is removed. The oxide film 27 and the sidewall oxide film 25 have an etching selectivity with respect to the phosphoric acid solution and are not removed.

도 3e에 도시된 바와 같이, 리프레시 특성 개선을 위한 라이너질화막(28)을 전면에 형성한다. 이때, 라이너질화막(28)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용하여 50Å∼100Å 두께로 증착한다.As shown in FIG. 3E, a liner nitride film 28 is formed on the entire surface to improve refresh characteristics. At this time, the liner nitride film 28 is deposited to a thickness of 50 kPa to 100 kPa using a low pressure chemical vapor deposition (LPCVD) method.

다음으로, 라이너질화막(28) 상부에 깊이가 감소된 트렌치(24)를 갭필할 때까지 갭필절연막(29)을 증착한다. 이때, 갭필절연막(29)은 SOD(Spin On Dielectric) 도포법이나 O3-TEOS 또는 O2-SiH4를 소스로 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition), APCVD(Atmosphere Pressure CVD)법을 이용하여 증착한다. 이러한 갭필절연막(29) 증착후에 후속 열처리를 진행하여 막질을 치밀화시킨다.Next, the gap fill insulating layer 29 is deposited on the liner nitride layer 28 until the trench 24 having a reduced depth is gap filled. In this case, the gap fill insulating layer 29 may be formed using a spin on dielectric (SOD) coating method, a low pressure chemical vapor deposition (LPCVD) method, or an atmospheric pressure pressure chemical vapor deposition (APCVD) method using O 3 -TEOS or O 2 -SiH 4 as a source. By deposition. Subsequent heat treatment is performed after the deposition of the gap fill insulating film 29 to densify the film.

한편, 갭필절연막(29)은 고밀도플라즈마방식을 이용하여 형성할 수도 있는데, 이때 증착공정 이전에 통상적으로 사용하는 프리히팅(Pre-heating) 단계를 진 행하지 않고 증착 공정을 진행하여도 충분히 갭필마진을 확보할 수 있다.Meanwhile, the gap fill insulating layer 29 may be formed by using a high density plasma method. In this case, the gap fill margin may be sufficient even if the deposition process is performed without performing a pre-heating step that is commonly used before the deposition process. It can be secured.

다음으로, 패드질화막(23)을 연마정지막으로 이용한 CMP 공정을 진행하여 갭필절연막(29)을 평탄화시킨다. 이때, 패드질화막(23)이 일부 연마되어 두께가 감소할 수 있다.Next, a CMP process using the pad nitride film 23 as the polishing stop film is performed to planarize the gap fill insulating film 29. In this case, the pad nitride layer 23 may be partially polished to reduce the thickness.

도 3f에 도시된 바와 같이, 패드질화막(23)과 패드산화막(22)의 스트립 공정을 진행한다. 이때, 패드질화막(23)의 스트립 공정은 인산(H3PO4) 용액을 이용하고, 패드산화막(22)의 스트립 공정은 불산(HF) 용액을 이용한다.As shown in FIG. 3F, the strip process of the pad nitride film 23 and the pad oxide film 22 is performed. In this case, the strip process of the pad nitride layer 23 uses a phosphoric acid (H 3 PO 4 ) solution, and the strip process of the pad oxide layer 22 uses a hydrofluoric acid (HF) solution.

상술한 실시예에 따르면, 본 발명은 더미산화막(27)을 트렌치(24)의 바닥에 형성해주므로써 갭필될 트렌치(24)의 깊이를 감소시켜 트렌치(24)의 간격이 감소하더라도 트렌치(24)에 갭필절연막(29)을 용이하게 갭필할 수 있다.According to the embodiment described above, the present invention forms the dummy oxide layer 27 at the bottom of the trench 24 to reduce the depth of the trench 24 to be gapfilled so that the trench 24 may be reduced even if the gap of the trench 24 is reduced. The gap fill insulating film 29 can be easily gap filled.

또한, 본 발명은 접합영역 아래의 활성영역(21)을 모두 산화시켜 더미산화막의 제2영역(27b)을 형성해주므로써 이웃한 트랜지스터간을 완전히 절연시켜 이웃한 트랜지스터간 누설전류를 방지하고, 또한 접합영역 하부가 전기적으로 절연됨에 따라 이를 통한 펀치쓰루 현상을 방지하며, 벌크 실리콘(Bulk silicon)과 전기적으로 절연되기 때문에 바디효과(body effect)에 의한 트랜지스터 특성의 저하를 방지한다.In addition, the present invention oxidizes all of the active region 21 under the junction region to form the second region 27b of the dummy oxide film to completely insulate neighboring transistors, thereby preventing leakage current between neighboring transistors. As the lower portion of the junction region is electrically insulated, the punch-through phenomenon is prevented through the insulation region, and since the insulation is electrically insulated from the bulk silicon, the degradation of transistor characteristics due to the body effect is prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 트렌치의 바닥에 더미산화막을 형성해주어 갭필될 트렌치의 깊이를 감소시키므로써 갭필절연막의 갭필마진을 확보할 수 있는 효과가 있다.The present invention described above has the effect of securing a gap fill margin of the gap fill insulating film by forming a dummy oxide film at the bottom of the trench to reduce the depth of the trench to be gap filled.

또한, 본 발명은 접합영역을 인접한 트랜지스터와 전기적으로 완전히 분리시키므로써 트랜지스터간 누설전류 특성을 향상시킬 수 있는 효과가 있다.
In addition, the present invention has an effect of improving the leakage current characteristics between transistors by completely separating the junction region from the adjacent transistors.

Claims (10)

반도체기판;Semiconductor substrates; 상기 반도체 기판 내에 소정 깊이로 형성된 트렌치;A trench formed to a predetermined depth in the semiconductor substrate; 상기 트렌치에 의해 정의된 활성영역;An active region defined by the trench; 상기 트렌치의 측벽 탑부분 표면 상에 형성된 측벽산화막;A sidewall oxide film formed on a surface of the sidewall top portion of the trench; 상기 트렌치의 바닥부분을 채우는 제1영역과 상기 활성영역의 아래부분을 부유 상태로 만들어주는 제2영역을 갖는 더미산화막;A dummy oxide film having a first region filling the bottom portion of the trench and a second region floating the lower portion of the active region; 상기 더미산화막의 제1영역과 상기 측벽산화막의 표면 상에 형성된 라이너질화막; 및A liner nitride film formed on the first region of the dummy oxide film and the surface of the sidewall oxide film; And 상기 라이너질화막 상에 상기 트렌치를 매립하도록 형성된 소자분리막 역할을 하는 갭필절연막A gap fill insulating layer serving as an isolation layer formed to fill the trench on the liner nitride layer 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 더미산화막은 습식산화법으로 형성된 것을 특징으로 하는 반도체 소자.The dummy oxide film is a semiconductor device, characterized in that formed by a wet oxidation method. 제2항에 있어서,The method of claim 2, 상기 더미산화막은, 1Å∼10000Å 두께인 것을 특징으로 하는 반도체 소자.The dummy oxide film is a semiconductor device, characterized in that the thickness of 1 ~ 10000Å. 제1항에 있어서,The method of claim 1, 상기 더미산화막의 제1영역은 상기 측벽산화막에 접하는 깊이를 갖는 것을 특징으로 하는 반도체 소자.And the first region of the dummy oxide film has a depth in contact with the sidewall oxide film. 반도체 기판을 소정깊이로 식각하여 활성영역과 소자분리영역을 정의하는 트렌치를 형성하는 단계;Etching the semiconductor substrate to a predetermined depth to form a trench defining an active region and an isolation region; 상기 트렌치의 바닥을 완전히 오픈시키면서 상기 트렌치의 측벽을 일부 덮는 산화방지막을 형성하는 단계;Forming an anti-oxidation film partially covering sidewalls of the trench while completely opening the bottom of the trench; 상기 산화방지막을 남겨둔 상태에서 산화공정을 진행하여 상기 트렌치의 바닥을 채우는 제1영역과 이웃한 활성영역들의 아랫부분을 부유 상태로 만들어주는 제2영역을 갖는 더미산화막을 형성하는 단계;Forming a dummy oxide film having a first region filling the bottom of the trench and a second region floating the lower portion of neighboring active regions by performing an oxidation process while leaving the antioxidant layer; 상기 산화방지막을 선택적으로 제거하는 단계; 및Selectively removing the antioxidant film; And 상기 더미산화막의 제1영역에 의해 깊이가 낮아진 트렌치를 갭필하는 소자분리막을 형성하는 단계Forming a device isolation film for gap-filling a trench having a lower depth by the first region of the dummy oxide film 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 산화방지막을 형성하는 단계는,Forming the antioxidant film, PECVD 방법을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a PECVD method. 제6항에 있어서,The method of claim 6, 상기 산화방지막은,The antioxidant film, 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of a nitride film. 제5항에 있어서,The method of claim 5, 상기 더미산화막은,The dummy oxide film, 습식산화 공정으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed by a wet oxidation process. 제8항에 있어서,The method of claim 8, 상기 습식산화 공정은, 산화제로 질소, 수소 및 산소가 포함된 가스를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The wet oxidation process is a method of manufacturing a semiconductor device, characterized in that using a gas containing nitrogen, hydrogen and oxygen as the oxidant. 제8항에 있어서,The method of claim 8, 상기 더미산화막은 1Å∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The dummy oxide film is a semiconductor device manufacturing method, characterized in that formed in a thickness of 1 ~ 10000Å.
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