KR100514530B1 - Method For Shallow Trench Isolation Of Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법을 개시한다. 이에 의하면, 반도체 기판의 아이솔레이션 영역에 트렌치를 형성하고 상기 트렌치 내의 노출된 반도체 기판의 식각면에 산화막을 형성시킨다. 그 다음에, 상기 산화막을 HF용액과 같은 용액으로 화학적으로 표면 처리하여 상기 산화막의 표면에 잔존 가능성이 있는 표면 전하를 제거한다. 이후, 상기 반도체 기판 상에 산화막을 두껍게 적층하여 상기 트렌치에 산화막을 채운다.The present invention discloses a method for shallow trench isolation of a semiconductor device. According to this, a trench is formed in an isolation region of the semiconductor substrate, and an oxide film is formed on the etching surface of the exposed semiconductor substrate in the trench. The oxide film is then chemically surface treated with a solution such as HF solution to remove surface charges that may remain on the surface of the oxide film. Thereafter, an oxide film is thickly stacked on the semiconductor substrate to fill the trench with an oxide film.
따라서, 본 발명은 트렌치 내에 산화막을 완전히 채움과 아울러 상기 산화막 내에 보이드가 생성되는 것을 억제할 수 있다. 이는 게이트 전극을 위한 다결정 실리콘층의 적층 공정과 상기 다결정 실리콘층의 패터닝 공정과 같은 후속 공정을 실시하더라도 상기 트렌치의 산화막에 다결정 실리콘층이 잔존하는 현상을 방지할 수 있다.Therefore, the present invention can completely prevent the generation of voids in the oxide film while completely filling the oxide film in the trench. This can prevent a phenomenon in which the polycrystalline silicon layer remains in the oxide film of the trench even if a subsequent process such as the lamination process of the polycrystalline silicon layer for the gate electrode and the patterning process of the polycrystalline silicon layer are performed.
따라서, 본 발명은 반도체 기판의 액티브 영역에 형성되는 트랜지스터의 누설 전류의 증가를 방지하여 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 이는 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킨다. 또한, 샐로우 트렌치 아이솔레이션 공정을 안정화시킬 수가 있다.Therefore, the present invention can prevent an increase in leakage current of a transistor formed in an active region of a semiconductor substrate, thereby preventing deterioration of electrical characteristics of the transistor. This improves the reliability of the semiconductor device and further improves the yield of the semiconductor device. In addition, the shallow trench isolation process can be stabilized.
Description
본 발명은 반도체 소자의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation)을 위한 방법에 관한 것으로, 더욱 상세하게는 트렌치 내에 산화막을 채우면서 트렌치 내에서의 보이드(void) 생성을 방지하도록 한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for shallow trench isolation of a semiconductor device. More particularly, the present invention relates to a shallow method of a semiconductor device for preventing voids in a trench while filling an oxide film in a trench. A method for trench isolation.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.In general, LOCOS (Local Oxidation of Silicon) technology has been used as an isolation technology for semiconductor devices. Since then, new isolation technologies have been actively developed to compensate for the shortcomings of LOCOS technology, and among them, technologies such as PBL (Poly Buffer LOCOS) and R-LOCOS (Recessed LOCOS) have been widely used. These techniques are not only complicated, but also fundamentally prevent the Bird's Beak, which leads to the erosion of the channel region by the silicon oxide film, thereby limiting the high integration of semiconductor devices. Moreover, since the surface step between the active area and the field area of the silicon substrate is severely generated, the planarization process must be subsequently performed to reduce the surface step.
최근에 들어, 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.Recently, a shallow trench isolation (STI) process has been introduced that improves this. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성된다.The shallow trench isolation process includes forming a trench in an isolation region of a silicon substrate, gap filling an oxide layer in the trench by a gap filling process, and then chemically mechanically polishing the oxide layer. CMP) is used to planarize the oxide film and the silicon substrate in the trench. Therefore, the oxide film is formed only in the trench of the isolation region of the silicon substrate.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.The trench gap-filled oxide film may be O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or sub atmospheric pressure chemical vapor deposition having good gap filling and planarization characteristics. (Subatmospheric Pressure Chemical Vapor Deposition (SACVD) process, or an oxide film using the High Density Plasma Chemical Vapor Deposition (HDP CVD) process or the plasma enhanced chemical vapor deposition (PECVD) process. An oxide film is mainly used.
한편, 종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 내지 도 4에 도시된 바와 같이 이루어진다. 즉, 도 1에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 일면, 예를 들어 전면(前面) 상에 희생막으로서 산화막(11)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(13)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 아이솔레이션 영역에 상기 질화막(13) 및 상기 산화막(11)의 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 개구부(14) 내의 노출된 반도체 기판(10)을 3000Å 정도의 깊이만큼 식각시킴으로써 상기 반도체 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다. 이후, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 산화막(17)을 수 백 Å의 두께로 성장시킨다.Meanwhile, the conventional shallow trench isolation process is performed as shown in FIGS. 1 to 4. That is, as shown in FIG. 1, first, an oxide film 11 is formed as a sacrificial film on one surface, for example, a front surface of a semiconductor substrate 10 such as a single crystal silicon substrate, and a hard mask layer thereon. As a result, the nitride film 13 is laminated. Then, the nitride layer 13 and the opening 14 of the oxide layer 11 are formed in the isolation region of the semiconductor substrate 10 using a photolithography process. Subsequently, the trench 15 may be etched in the isolation region of the semiconductor substrate 10 by etching the exposed semiconductor substrate 10 in the opening 14 by a depth of about 3000 mm using the nitride film 13 as an etching mask layer. To form. Thereafter, an oxide film 17 is grown to a thickness of several hundred microseconds on the etching surface of the exposed semiconductor substrate 10 in the trench 15 using a thermal oxidation process.
도 2에 도시된 바와 같이, 그 다음에, O3-TEOS 상압 화학 기상 증착 공정을 이용하여 상기 트렌치(15)의 내부와 함께 상기 질화막(13) 상에 갭 필링용 절연막, 예를 들어 산화막(19)을 두껍게 적층시킴으로써 상기 트렌치(15) 내에 상기 산화막(19)을 채운다.As shown in FIG. 2, an insulating film, for example, an oxide film for gap filling on the nitride film 13 together with the inside of the trench 15 is then used using an O 3 -TEOS atmospheric pressure chemical vapor deposition process. The oxide film 19 is filled in the trench 15 by stacking 19 thickly.
도 3에 도시된 바와 같이, 이어서, 상기 산화막(19) 내의 불순물을 제거시키기 위해 상기 산화막(19)을 임의의 두께만큼 식각시킨 후 고온 열처리공정에 의해 상기 트렌치(15) 내의 산화막(19)을 치밀화시킨다. 그런 다음, 화학적 기계적 연마 공정을 이용하여 상기 산화막(19)을 상기 질화막(13)에 평탄화시킴으로써 상기 트렌치(15) 외측의 질화막(13)에 있던 산화막(19)을 모두 제거시키고 상기 트렌치(15)에만 상기 산화막(19)을 남긴다.As shown in FIG. 3, the oxide film 19 is etched to a predetermined thickness to remove impurities in the oxide film 19, and then the oxide film 19 in the trench 15 is removed by a high temperature heat treatment process. Densify Then, the oxide film 19 is planarized on the nitride film 13 by using a chemical mechanical polishing process to remove all the oxide film 19 in the nitride film 13 outside the trench 15 and the trench 15 is removed. Only the oxide film 19 is left.
도 4에 도시된 바와 같이, 마지막으로, 상기 산화막(19)의 표면을 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 그 아래의 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.As shown in FIG. 4, finally, in order to lower the surface of the oxide film 19, the oxide film 19 is wet-etched by a predetermined thickness with a hydrofluoric acid solution and the nitride film 13 is etched with a phosphoric acid solution. 13) The oxide film 11 below is exposed. The oxide film 11 is then etched with hydrofluoric acid solution to expose the active region of the semiconductor substrate 10 below. Thus, the shallow trench isolation process is complete.
그런데, 종래에는 고집적 반도체 소자나 특정한 반도체 소자의 경우, 상기 산화막(19)을 상기 트렌치(15) 내에 완전히 채우지 못하고 상기 산화막(19)의 내부에 빈 공간인 보이드(void)(18)를 생성시킬 가능성이 높다. 이는 트렌치(15) 내에 산화막(19)을 채우는 상압 화학 기상 증착 공정이 그 하부층인 산화막(17)에 대한 표면 민감도(surface sensitivity) 또는 표면 전하(surface charge)의 의존성이 크기 때문이다.However, conventionally, in the case of a highly integrated semiconductor device or a specific semiconductor device, voids 18, which are empty spaces inside the oxide film 19, may be generated without filling the oxide film 19 completely in the trench 15. Most likely. This is because the atmospheric pressure chemical vapor deposition process of filling the oxide film 19 in the trench 15 has a large dependence of surface sensitivity or surface charge on the oxide film 17 as its lower layer.
이로써, 상기 산화막(19)을 평탄화시키고 상기 질화막(13)을 식각시키고 나면, 도 4에 도시된 바와 같이, 상기 산화막(19)의 표면에 노출된 홈부(20)가 형성되기 쉽다. 이는 후속의 게이트 전극을 위한 다결정 실리콘층(도시 안됨)을 상기 반도체 기판(10) 상에 적층하고 상기 다결정 실리콘층을 트랜지스터를 위한 게이트 전극의 패턴으로 패터닝하였을 때, 상기 홈부(20)에 다결정 실리콘층이 잔존할 가능성이 높다. 그 결과, 트랜지스터의 누설 전류가 증가하여 반도체 소자의 전기적 특성이 악화되고 나아가 반도체 소자의 양품 수율이 저하된다.Accordingly, after the oxide film 19 is planarized and the nitride film 13 is etched, as shown in FIG. 4, the groove 20 exposed on the surface of the oxide film 19 is easily formed. This is because a polycrystalline silicon layer (not shown) for a subsequent gate electrode is deposited on the semiconductor substrate 10 and the polycrystalline silicon layer is patterned in a pattern of a gate electrode for a transistor. The layer is likely to remain. As a result, the leakage current of the transistor increases, thereby deteriorating the electrical characteristics of the semiconductor device and further lowering the yield of the semiconductor device.
따라서, 본 발명의 목적은 보이드의 생성을 방지하면서 트렌치 내에 산화막을 채우도록 하는데 있다.Accordingly, an object of the present invention is to fill an oxide film in a trench while preventing the generation of voids.
본 발명의 다른 목적은 트렌치 내의 산화막의 보이드로 인한 반도체 소자의 누설 전류 증가를 억제하여 반도체 소자의 전기적 특성 악화를 방지하는데 있다. Another object of the present invention is to suppress the leakage current of the semiconductor device due to the void of the oxide film in the trench to prevent the deterioration of the electrical characteristics of the semiconductor device.
본 발명의 또 다른 목적은 반도체 소자의 양품 수율을 향상시키는데 있다.Another object of the present invention is to improve the yield of a semiconductor device.
본 발명의 또 다른 목적은 반도체 소자의 샐로우 트렌치 아이솔레이션 공정을 안정화시키는데 있다. It is another object of the present invention to stabilize the shallow trench isolation process of a semiconductor device.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법은반도체 기판의 아이솔레이션 영역에 원하는 깊이의 트렌치를 형성시키는 단계, 상기 트렌치의 노출된 반도체 기판의 표면에 열 산화막을 형성시키는 단계, 상기 열 산화막의 표면에 잔존하는 표면 민감도 및 표면 전하를 제거시키는 HF 용액, H2SO4 용액 또는 HCl 용액 중 어느 하나로 화학적으로 표면 처리 단계 및 상기 트렌치 내에 산화막을 채우는 단계를 포함하는 것을 특징으로 한다.The method for shallow trench isolation of a semiconductor device according to the present invention for achieving the above object is to form a trench of a desired depth in the isolation region of the semiconductor substrate, a thermal oxide film on the surface of the exposed semiconductor substrate of the trench Forming, chemically treating the surface with any one of HF solution, H 2 SO 4 solution or HCl solution to remove surface sensitivity and surface charge remaining on the surface of the thermal oxide film and filling the oxide film in the trench. It is characterized by.
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바람직하게는, 상기 열 산화막을 HF 용액, H2SO4 용액, HCl 용액 중 하나로 처리할 수 있다. 상기 HF 용액으로서 HF 용액 대 탈이온수(deionized water: DI water)가 100:1~50:1로 혼합된 용액을 사용하는 것이 바람직하다. 또한, 상기 HF 용액을 실온으로 유지시키는 것이 바람직하다.Preferably, the thermal oxide film can be treated with one of HF solution, H 2 SO 4 solution, HCl solution. As the HF solution, it is preferable to use a solution in which HF solution to deionized water (DI water) is mixed at 100: 1 to 50: 1. It is also desirable to maintain the HF solution at room temperature.
바람직하게는, 상기 산화막으로서 O3-TEOS 산화막을 상압 화학 기상 증착 공정, 서브 상압 화학 기상 증착 중 하나에 의해 채울 수가 있다.Preferably, the oxide film may be filled with an O 3 -TEOS oxide film by one of an atmospheric pressure chemical vapor deposition process and a sub atmospheric pressure chemical vapor deposition.
바람직하게는, 상기 산화막을 플라즈마 강화 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 중 하나에 의해 채울 수가 있다.Preferably, the oxide film may be filled by one of a plasma enhanced chemical vapor deposition process and a high density plasma chemical vapor deposition.
이하, 본 발명에 의한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method for shallow trench isolation of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 5 내지 도 9는 본 발명에 의한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법을 나타낸 단면 공정도이다.5 to 9 are cross-sectional process diagrams illustrating a method for shallow trench isolation of a semiconductor device according to the present invention.
도 5를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 일면, 예를 들어 전면(前面) 상에 희생막을 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 반도체 기판(10)의 전면(前面) 상에 고온 열 산화 공정에 의해 희생막으로서 산화막(11)을 40Å∼150Å의 두께로 성장시키고 나서 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 산화막(11) 상에 질화막(13)을 600∼1500Å의 두께로 적층시킨다. 여기서, 상기 산화막(11)은 반도체 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 트렌치(15)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에서 식각 정지막의 역할도 담당한다.Referring to FIG. 5, first, a sacrificial film is formed on one surface, for example, a front surface of a semiconductor substrate 10 such as a single crystal silicon substrate. In more detail, the oxide film 11 is grown to a thickness of 40 kPa to 150 kPa as a sacrificial film by a high temperature thermal oxidation process on the front surface of the semiconductor substrate 10, and then, for example, low pressure chemical vapor deposition. The nitride film 13 is laminated | stacked on the said oxide film 11 by the thickness of 600-1500 kPa using a process. Here, the oxide film 11 is to relieve the stress of the semiconductor substrate 10 and the nitride film 13. The nitride film 13 is used as an etching mask layer in the formation of the trench 15 and also serves as an etch stop film in a subsequent chemical mechanical polishing (CMP) process.
한편, 설명의 편의상, 상기 반도체 기판(10)에 도시하지 않았으나, 실제로는 상기 반도체 기판(10)의 표면 상에 반도체 소자를 위한 요소가 미리 형성되거나, 상기 반도체 기판(10) 내에 반도체 소자를 위한 요소가 미리 형성되어 있을 수 있음은 자명한 사실이다.Meanwhile, for convenience of description, although not illustrated in the semiconductor substrate 10, an element for a semiconductor device is actually formed on the surface of the semiconductor substrate 10, or the semiconductor device 10 may be formed in the semiconductor substrate 10. It is obvious that the element may be preformed.
그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 아이솔레이션 영역에 상기 질화막(13) 및 상기 산화막(11)의 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 개구부(14) 내의 노출된 반도체 기판(10)을 3000Å 정도의 얕은 깊이만큼 식각시킴으로써 상기 반도체 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다. 이때, 식각공정으로는 이방성 식각 특성을 갖는 반응성 이온 식각 공정이 주로 사용된다.Then, the nitride layer 13 and the opening 14 of the oxide layer 11 are formed in the isolation region of the semiconductor substrate 10 using a photolithography process. Subsequently, the trench 15 is etched in the isolation region of the semiconductor substrate 10 by etching the exposed semiconductor substrate 10 in the opening 14 by a shallow depth of about 3000 mm using the nitride film 13 as an etching mask layer. To form. In this case, a reactive ion etching process having anisotropic etching characteristics is mainly used as an etching process.
이후, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 산화막(17)을 예를 들어 900~1000℃의 온도에서 100∼150Å의 두께로 성장시킨다.Thereafter, the oxide film 17 is grown to a thickness of, for example, 100 to 150 Pa on the etching surface of the exposed semiconductor substrate 10 in the trench 15 using a thermal oxidation process.
도 6을 참조하면, 그 다음에, 상기 반도체 기판(10)을 반응 용기(30) 내의 임의의 표면 처리 용액, 예를 들어 HF 용액(31)에 넣어 상기 산화막(17)을 화학적으로 표면 처리한다. 이는 상기 트렌치(15) 내에 도 7의 산화막(19)을 채울 때, 상기 산화막(19)이 그 하부층인 산화막(17)에 매우 민감한 반응을 나타내는, 표면 민감도(surface sensitivity) 또는 표면 전하(surface charge)의 의존성을 제거시켜줌으로써 상기 산화막(19)의 내부에 빈 공간인 보이드(도시 안됨)를 생성시키는 경우가 발생하는 현상을 미연에 예방하기 위함이다. 여기서, 상기 HF 용액(31)은 HF 용액 대 탈이온수(deionized water: DI water)가 100:1~50:1로 혼합된 용액으로서 실온으로 유지시켜주는 것이 바람직하다. 한편, 상기 HF 용액(31) 대신에 H2SO4 용액이나 HCl 용액을 사용하는 것도 가능하다.Referring to FIG. 6, the oxide substrate 17 is then chemically surface treated by placing the semiconductor substrate 10 in an arbitrary surface treatment solution, for example, an HF solution 31, in the reaction vessel 30. . This is a surface sensitivity or surface charge, which, when filling the oxide film 19 of FIG. 7 in the trench 15, exhibits a very sensitive reaction to the oxide film 17, which is an underlying layer thereof. This is to prevent the phenomenon in which voids (not shown), which are empty spaces, are generated inside the oxide film 19 by removing the dependence of. Here, the HF solution 31 is preferably a solution in which HF solution vs. deionized water (DI water) is mixed at 100: 1 to 50: 1 and maintained at room temperature. On the other hand, it is also possible to use H 2 SO 4 solution or HCl solution instead of the HF solution 31.
도 7을 참조하면, 이어서, 상압 화학 기상 증착 공정(APCVD)이나 서브 상압 화학 기상 증착(SACVD) 공정을 이용하여 O3-TEOS 산화막과 같은 산화막(19)을 두껍게 적층시킴으로써 상기 트렌치(15) 내에 상기 산화막(19)을 채운다. 이때, 상기 산화막(19)의 하부막인 산화막(17)을 미리 화학적으로 표면 처리하여 상기 산화막(17)에 잔존할 수 있는 표면 전하 등을 제거시켰기 때문에 상기 트렌치(13) 내에 상기 산화막(19)을 완전히 채우기가 용이하다. 또한, 하부층인 산화막(17)에 매우 민감한 반응을 나타내는, 표면 민감도(surface sensitivity) 또는 표면 전하(surface charge)의 의존성을 제거시켜주므로 상기 산화막(19) 내에 보이드가 생성되는 것을 방지할 수 있다.Referring to FIG. 7, a thick layer of an oxide film 19 such as an O 3 -TEOS oxide film is then thickened in the trench 15 using an atmospheric chemical vapor deposition process (APCVD) or a sub atmospheric pressure chemical vapor deposition (SACVD) process. The oxide film 19 is filled. In this case, the oxide film 17, which is a lower film of the oxide film 19, is chemically surface treated in advance to remove surface charges and the like remaining in the oxide film 17. It is easy to fill it completely. In addition, since the dependency of surface sensitivity or surface charge, which is highly sensitive to the oxide layer 17 as the lower layer, is eliminated, voids may be prevented from being generated in the oxide layer 19.
한편, 상기 상압 화학 기상 증착(APCVD) 공정이나 상기 서브 상압 화학 기상 증착(SACVD) 공정 대신에 플라즈마 강화 화학 기상 증착(PECVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정을 이용하여 고밀도 산화막과 같은 산화막(19)을 적층하는 것도 가능하다.Instead of the atmospheric pressure chemical vapor deposition (APCVD) process or the sub-atmospheric chemical vapor deposition (SACVD) process, a plasma enhanced chemical vapor deposition (PECVD) process or a high density plasma chemical vapor deposition (HDPCVD) process is used, such as a high density oxide film. It is also possible to laminate the oxide film 19.
도 8을 참조하면, 그런 다음, 상기 산화막(19)을 임의의 두께만큼 식각시킴으로써 상기 산화막(19) 내의 불순물을 제거시켜준다. 이후, 상기 산화막(19)을 고온 열처리공정에 의해 상기 트렌치(15) 내의 산화막(19)을 치밀화시킨다.Referring to FIG. 8, the oxide film 19 is then etched by an arbitrary thickness to remove impurities in the oxide film 19. Thereafter, the oxide film 19 is densified in the trench 15 by a high temperature heat treatment process.
그런 다음, 화학적 기계적 연마 공정을 이용하여 상기 산화막(19)을 상기 질화막(13)에 평탄화시킴으로써 상기 트렌치(15) 외측의 질화막(13)에 있던 산화막(19)을 모두 제거시키고 상기 트렌치(15)에만 상기 산화막(19)을 남긴다.Then, the oxide film 19 is planarized on the nitride film 13 by using a chemical mechanical polishing process to remove all the oxide film 19 in the nitride film 13 outside the trench 15 and the trench 15 is removed. Only the oxide film 19 is left.
이때, 종래와는 달리 본 발명은 상기 평탄화된 산화막(19)의 표면에 노출된 도 4의 홈부(20)가 형성되지 않는다. 이는 후속의 게이트 전극을 위한 다결정 실리콘층(도시 안됨)을 상기 반도체 기판(10) 상에 적층하고 상기 다결정 실리콘층을 트랜지스터를 위한 게이트 전극의 패턴으로 패터닝하였을 때, 상기 산화막(19) 상에 상기 다결정 실리콘층이 잔존하는 것을 방지한다. 그 결과, 상기 반도체 기판의 액티브 영역에 형성될 트랜지스터의 누설 전류 증가가 억제되므로 트랜지스터의 전기적 특성 악화가 방지되고 나아가 반도체 소자의 양품 수율이 향상된다.At this time, unlike the prior art, the groove portion 20 of FIG. 4 exposed on the surface of the planarized oxide film 19 is not formed. This is because when a polycrystalline silicon layer (not shown) for a subsequent gate electrode is stacked on the semiconductor substrate 10 and the polycrystalline silicon layer is patterned in a pattern of a gate electrode for a transistor, the oxide film 19 is formed on the oxide film 19. It prevents the polycrystalline silicon layer from remaining. As a result, an increase in leakage current of the transistor to be formed in the active region of the semiconductor substrate is suppressed, thereby preventing deterioration of the electrical characteristics of the transistor and further improving the yield of the semiconductor device.
도 9를 참조하면, 마지막으로, 상기 산화막(19)의 표면을 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 그 아래의 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.Referring to FIG. 9, finally, in order to lower the surface of the oxide film 19, the oxide film 19 is wet-etched by a predetermined thickness with a hydrofluoric acid solution, and the nitride film 13 is etched with a phosphoric acid solution. The oxide film 11 below is exposed. The oxide film 11 is then etched with hydrofluoric acid solution to expose the active region of the semiconductor substrate 10 below. Thus, the shallow trench isolation process of the present invention is completed.
따라서, 본 발명은 상기 트렌치 내에 보이드를 생성시키지 않으면서 산화막을 채울 수가 있으므로 트랜지스터의 누설 전류를 저하시켜 트랜지스터의 전기적 특성을 향상시킬 수가 있다. 그 결과, 본 발명은 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킨다. 또한, 샐로우 트렌치 아이솔레이션 공정을 안정화시킬 수가 있다.Therefore, the present invention can fill the oxide film without generating voids in the trench, so that the leakage current of the transistor can be lowered to improve the electrical characteristics of the transistor. As a result, the present invention improves the reliability of the semiconductor device and further improves the yield of the semiconductor device. In addition, the shallow trench isolation process can be stabilized.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법은 반도체 기판의 아이솔레이션 영역에 트렌치를 형성하고 상기 트렌치 내의 노출된 반도체 기판의 식각면에 산화막을 형성시킨다. 그 다음에, 상기 산화막을 HF용액과 같은 용액으로 화학적으로 표면 처리하여 상기 산화막의 표면에 잔존 가능성이 있는 표면 전하를 제거한다. 이후, 상기 반도체 기판 상에 산화막을 두껍게 적층하여 상기 트렌치에 산화막을 채운다.As described above in detail, the method for shallow trench isolation of a semiconductor device according to the present invention forms a trench in an isolation region of a semiconductor substrate and forms an oxide film on an etched surface of the exposed semiconductor substrate in the trench. The oxide film is then chemically surface treated with a solution such as HF solution to remove surface charges that may remain on the surface of the oxide film. Thereafter, an oxide film is thickly stacked on the semiconductor substrate to fill the trench with an oxide film.
따라서, 본 발명은 트렌치 내에 산화막을 완전히 채움과 아울러 상기 산화막 내에 보이드가 생성되는 것을 억제할 수 있다. 이는 게이트 전극을 위한 다결정 실리콘층의 적층 공정과 상기 다결정 실리콘층의 패터닝 공정과 같은 후속 공정을 실시하더라도 상기 트렌치의 산화막에 다결정 실리콘층이 잔존하는 현상을 방지할 수 있다.Therefore, the present invention can completely prevent the generation of voids in the oxide film while completely filling the oxide film in the trench. This can prevent a phenomenon in which the polycrystalline silicon layer remains in the oxide film of the trench even if a subsequent process such as the lamination process of the polycrystalline silicon layer for the gate electrode and the patterning process of the polycrystalline silicon layer are performed.
따라서, 본 발명은 반도체 기판의 액티브 영역에 형성되는 트랜지스터의 누설 전류의 증가를 방지하여 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 이는 반도체 소자의 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킨다. 또한, 샐로우 트렌치 아이솔레이션 공정을 안정화시킬 수가 있다.Therefore, the present invention can prevent an increase in leakage current of a transistor formed in an active region of a semiconductor substrate, thereby preventing deterioration of electrical characteristics of the transistor. This improves the reliability of the semiconductor device and further improves the yield of the semiconductor device. In addition, the shallow trench isolation process can be stabilized.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1 내지 도 4는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation)을 위한 방법을 나타낸 단면 공정도.1 to 4 are cross-sectional process diagrams illustrating a method for conventional shallow trench isolation.
도 5 내지 도 9는 본 발명에 의한 반도체 소자의 샐로우 트렌치 아이솔레이션을 위한 방법을 나타낸 단면 공정도.5 to 9 are cross-sectional process diagrams illustrating a method for shallow trench isolation of a semiconductor device in accordance with the present invention.
Claims (6)
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| KR10-2003-0028390A KR100514530B1 (en) | 2003-05-03 | 2003-05-03 | Method For Shallow Trench Isolation Of Semiconductor Devices |
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| KR20040094535A (en) | 2004-11-10 |
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