KR100595858B1 - Semiconductor device manufacturing method - Google Patents
Semiconductor device manufacturing method Download PDFInfo
- Publication number
- KR100595858B1 KR100595858B1 KR1020030064916A KR20030064916A KR100595858B1 KR 100595858 B1 KR100595858 B1 KR 100595858B1 KR 1020030064916 A KR1020030064916 A KR 1020030064916A KR 20030064916 A KR20030064916 A KR 20030064916A KR 100595858 B1 KR100595858 B1 KR 100595858B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- semiconductor substrate
- oxide film
- film
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H10W10/0145—
-
- H10W10/17—
Landscapes
- Element Separation (AREA)
Abstract
본 발명은 트렌치 형성 후 트렌치 내의 반도체 기판 상에 발생되는 댕글링 본드를 완벽히 제거할 수 있는 반도체 소자 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a semiconductor device capable of completely removing dangling bonds generated on a semiconductor substrate in a trench after trench formation.
본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상의 필드 영역을 노출시키기 위한 희생막의 패턴을 형성시키는 단계; 상기 희생막의 패턴을 식각 마스크로 이용하여 상기 반도체 기판의 필드 영역을 소정 깊이만큼 식각시킴으로써 트렌치를 형성시키는 단계; 상기 트렌치 내의 반도체 기판 전체 표면에 열산화막을 형성시키는 단계; 상기 열산화막을 포함한 기판 전면에 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A semiconductor device manufacturing method according to the present invention comprises the steps of forming a pattern of a sacrificial film for exposing a field region on a semiconductor substrate; Forming a trench by etching the field region of the semiconductor substrate by a predetermined depth using the pattern of the sacrificial layer as an etching mask; Forming a thermal oxide film on the entire surface of the semiconductor substrate in the trench; And performing an ion implantation process on the entire surface of the substrate including the thermal oxide film.
댕글링 본드, STIDangling Bond, STI
Description
도 1a 내지 도 1c는 종래 기술에 따른 샐로우 트렌치 아이솔레이션 공정을 설명하기 위한 공정 단면도.1A to 1C are cross-sectional views illustrating a shallow trench isolation process according to the prior art.
도 2는 종래 기술에 따른 문제점을 나타낸 단면도.2 is a cross-sectional view showing a problem according to the prior art.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
301 : 반도체 기판 302 : 희생 산화막301
303 : 희생 질화막 304 : 트렌치303: sacrificial nitride film 304: trench
305 : 열산화막305: thermal oxide film
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 트렌치 형성 후 트렌치 내의 반도체 기판 상에 발생되는 댕글링 본드를 완벽히 제거할 수 있는 반도체 소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of completely removing dangling bonds generated on a semiconductor substrate in a trench after trench formation.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 소자분리막에 의한 채널 영역의 잠식(Bird`s Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성 부분과의 단차가 심하게 발생되어 이를 후속 공정에서 평탄화할 필요가 있다.In general, LOCOS (Local Oxidation of Silicon) technology using a nitride film has been used as an isolation technology of a semiconductor device. New isolation technologies have been actively developed to compensate for the shortcomings of the LOCOS technology. Among them, poly buffer LOCOS (PBL) and recessed LOCOS (R-LOCOS) have been widely used. These techniques are complicated to process and can not fundamentally reduce the erosion of the channel region (Bird`s Beak) by the device isolation film, there is a limit to the high integration of the semiconductor device, and the step difference with the device forming part is severely generated, which will be It is necessary to planarize.
최근에 들어, 기존의 아이솔레이션 기술의 문제점들을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정이 도입되기 시작하였다. 샐로우 트렌치 아이솔레이션 공정은 기존의 아이솔레이션 기술에 비하여 소자분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 적합하다.In recent years, shallow trench isolation (STI) processes have been introduced that improve upon the problems of existing isolation technologies. The shallow trench isolation process is well suited for high integration of semiconductor devices because of its superior device isolation and small footprint compared to conventional isolation technologies.
샐로우 트렌치 아이솔레이션 공정은 반도체 기판의 필드 영역에 트렌치를 형성시키고 갭 필링(gap filling) 공정에 의해 트렌치 내에 산화막과 같은 절연막을 갭 필링시킨 후 산화막을 화학기계적연마(Chemical Mechanical Polishing, CMP) 공정에 의해 연마시킴으로써 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 이에 따라, 반도체 기판의 필드 영역에 소자분리막이 형성된다.The shallow trench isolation process forms a trench in the field region of the semiconductor substrate, gap fills an insulating film such as an oxide film in the trench by a gap filling process, and then deposits the oxide film in a chemical mechanical polishing (CMP) process. The polishing is performed to planarize the oxide film and the semiconductor substrate in the trench. As a result, the device isolation film is formed in the field region of the semiconductor substrate.
트렌치를 갭 필링시키는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmosphere Pressure Chemical Vapor Deposition, APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition, HDP CVD) 산화막이 주로 사용되고 있다.Oxides for gap-filling trenches include O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) oxide films with high gap filling and planarization characteristics, and high density plasma chemical vapor deposition ( High Density Plasma Chemical Vapor Deposition (HDP CVD) oxide film is mainly used.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a 내지 도 1c에 도시된 바와 같이 이루어진다. 먼저, 도 1a에 도시한 바와 같이 단결정 실리콘 기판과 같은 반도체 기판(101) 상에 희생막으로써 산화막(102)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(103)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(101)의 필드 영역에 해당하는 상기 질화막(103) 및 상기 산화막(102)의 일부분에 소정의 폭을 갖는 개구부를 형성시킨다. 이어서, 상기 질화막(103)을 식각 마스크층으로 이용하여 상기 반도체 기판(101)을 트렌치(104)를 위한 깊이만큼 식각시킴으로써 상기 반도체 기판(101)의 필드 영역에 트렌치(104)를 형성시킨다.Conventional shallow trench isolation processes are performed as shown in FIGS. 1A-1C. First, as shown in FIG. 1A, an
그런 다음, 도 1b에 도시한 바와 같이 열산화 공정을 이용하여 상기 트렌치(104) 내의 노출된 반도체 기판(101)의 식각면에 열산화막(105)을 성장시키고 이어, 상기 트렌치(104) 내에 소자 분리막(106)을 형성하기 위해 상기 트렌치(104)를 충분히 채우도록 상기 트렌치(104) 내부 및 상기 질화막(103) 상에 절연막(106)을 두껍게 적층시킨다. 이 때, 상기 열산화막(105)을 형성시키는 이유는 상기 반도체 기판(101)의 식각을 통해 트렌치(104)를 형성하는 과정에서 손상된 트렌치(104) 내의 반도체 기판(101) 표면을 치유하기 위함이다.Then, as illustrated in FIG. 1B, a
그런 다음, 도 1c에 도시한 바와 같이, 상기 절연막(106) 화학기계적연마 공정에 의해 상기 질화막(103)에 평탄화시킴으로써 상기 절연막(106)을 상기 트렌치(104)에만 남기고 나서 고온 열처리 공정에 의해 상기 트렌치(104) 내의 절연막(106)을 치밀화시킨다. 이후, 상기 질화막(103) 및 산화막(102)을 불산 용액 등을 이용하여 식각하여 제거하면 통상의 샐로우 트렌치(104) 아이솔레이션 공정이 완료된다.Then, as shown in FIG. 1C, the
종래의 샐로우 트렌치 아이솔레이션 공정에 있어서, 반도체 기판의 소정 영역을 소정 깊이로 식각하여 형성하는 트렌치 형성 공정은 식각시에 있어 통상적으로 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 건식 식각 방법을 사용한다. 반응성 이온 에칭은 플라즈마를 이용한 식각 방법으로서 정확한 프로파일을 구현할 수 있어 널리 사용되고 있으나, 플라즈마를 이용함에 따라 식각 대상물 즉, 본 발명에 있어서 반도체 기판의 표면에 손상을 입히는 단점이 부수적으로 발생한다.In a conventional shallow trench isolation process, a trench formation process in which a predetermined region of a semiconductor substrate is etched to a predetermined depth is typically performed using a dry etching method such as reactive ion etching (RIE) during etching. do. Reactive ion etching is widely used as an etching method using a plasma, and thus is widely used. However, the disadvantage of damaging the surface of a semiconductor substrate in the present invention, namely, an etching target, is generated by using plasma.
일반적으로 반도체 기판의 재료로 이용되는 단결정 실리콘 기판을 사용할 때, 반응성 이온 에칭을 이용한 트렌치 형성시 도 2에 도시한 바와 같이 트렌치(104) 내부의 단결정 실리콘 기판(101) 표면에 플라즈마에 의한 손상으로 댕글링 본드(dangling bond)(201)가 발생된다. 상기 댕글링 본드(201)는 누설 전류를 야기해 반도체 소자 특성에 악영향을 미치게 된다.In general, when using a single crystal silicon substrate that is used as a material of a semiconductor substrate, when forming a trench using reactive ion etching, as shown in FIG. 2, damage to the surface of the single
이와 같은 문제점을 해결하기 위해 종래의 반도체 소자 제조방법에서는 반응성 이온 에칭에 의한 트렌치 형성 후 상기 도 2에서와 같은 열산화막 공정을 실시하여 상기 트렌치(104) 내의 단결정 실리콘 기판(101) 상에 열산화막(105)을 형성시켜 상기 댕글링 본드를 봉합함으로써 댕글링 본드로 인한 누설 전류 발생을 방지하였다.In order to solve such a problem, the conventional semiconductor device manufacturing method performs a thermal oxide film process as shown in FIG. 2 after the trench is formed by reactive ion etching, thereby performing a thermal oxide film on the single
그러나, 상기 열산화막(105)은 통상 100∼300Å의 아주 미세한 두께로 형성되기 때문에 상기 트렌치 내의 댕글링 본드를 완벽하게 봉합할 수 없는 문제점이 있다.However, since the
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 트렌치 형성 후 트렌치 내의 반도체 기판 상에 발생되는 댕글링 본드를 완벽히 제거할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
An object of the present invention is to provide a method for manufacturing a semiconductor device capable of completely removing dangling bonds generated on a semiconductor substrate in a trench after trench formation.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 상의 필드 영역을 노출시키기 위한 희생막의 패턴을 형성시키는 단계; 상기 희생막의 패턴을 식각 마스크로 이용하여 상기 반도체 기판의 필드 영역을 소정 깊이만큼 식각시킴으로써 트렌치를 형성시키는 단계; 상기 트렌치 내의 반도체 기판 전체 표면에 열산화막을 형성시키는 단계; 상기 열산화막을 포함한 기판 전면에 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a pattern of a sacrificial film for exposing a field region on a semiconductor substrate; Forming a trench by etching the field region of the semiconductor substrate by a predetermined depth using the pattern of the sacrificial layer as an etching mask; Forming a thermal oxide film on the entire surface of the semiconductor substrate in the trench; And performing an ion implantation process on the entire surface of the substrate including the thermal oxide film.
바람직하게는, 상기 이온 주입 공정은 수소 이온을 주입할 수 있다.Preferably, the ion implantation process may implant hydrogen ions.
바람직하게는, 상기 이온 주입 공정은 수소 이온과 질소 이온이 혼합된 것을 주입할 수 있다.Preferably, the ion implantation process may inject a mixture of hydrogen ions and nitrogen ions.
바람직하게는, 상기 이온 주입 공정을 실시한 후, 상기 반도체 기판을 열처리하는 단계를 더 포함할 수 있다.Preferably, after the ion implantation process, the method may further include heat treating the semiconductor substrate.
바람직하게는, 상기 반도체 기판의 열처리 온도는 200∼600℃ 이다.Preferably, the heat treatment temperature of the semiconductor substrate is 200 to 600 ℃.
본 발명의 특징에 따르면, 트렌치 형성 후 플라즈마에 의한 트렌치 내의 반도체 기판 표면의 손상을 치유하기 위해 트렌치 내부에 열산화막을 형성시키고 상기 열산화막 상에 수소 이온을 주입함으로써 상기 트렌치 내의 반도체 기판 표면 상에 존재하는 댕글링 본드를 완벽하게 제거할 수 있어 댕글링 본드로 인한 누설 전류를 미연에 방지할 수 있게 된다.According to a feature of the present invention, a thermal oxide film is formed inside the trench and the hydrogen ions are implanted on the thermal oxide film on the semiconductor substrate surface in the trench to cure damage to the surface of the semiconductor substrate in the trench after the formation of the trench. Existing dangling bonds can be completely removed, preventing leakage currents caused by dangling bonds.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명하기로 한다. 도 3a 내지 도 3e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
먼저, 도 3a에 도시한 바와 같이 단결정 실리콘 기판(301)과 같은 반도체 기판(301) 상에 고온 열산화공정에 의해 희생막으로서 산화막(302)을 40∼150Å의 두께로 성장시킨다. 이어, 상기 산화막(302) 상에 저압 화학기상증착공정에 의해 하드 마스크층으로서 질화막(303)을 600∼1500Å의 두께로 적층시킨다. 상기 산화막(302)은 상기 반도체 기판(301)과 상기 질화막(303)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(303)은 트렌치(304)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학기계적연마 공정에서 식각 정지막으로서의 역할도 담당한다.First, as shown in FIG. 3A, an
그런 다음, 기판(301)의 필드 영역에 감광막(도시하지 않음)의 개구부가 위치하도록 상기 감광막의 패턴을 기판(301)의 액티브 영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 개구부 내의 희생 질화막(303)과 희생 산화막(302)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭 공정에 의해 완전히 식각시킴으로써 기판(301)의 필드 영역을 노출시킨다. 이후, 상기 감광막의 패턴을 제거시킨다.Then, a pattern of the photoresist film is formed on the active region of the
이어서, 상기 남은 희생 질화막(303)을 식각 마스크층으로 이용하여 상기 노출된 필드 영역의 기판(301)을 반응성 이온 에칭 공정에 의해 3000Å 정도의 얕은 깊이로 식각시킨다. 이에 따라, 기판(301)의 필드 영역에 트렌치(304)가 형성된다.Subsequently, the remaining
도 3b를 참조하면, 상기 트렌치(304)의 형성이 완료되고 나면, 트렌치(304) 내의 반도체 기판(301) 표면 상에 절연막 예를 들어, 열산화막(305)을 열산화막 공정에 의해 200∼400Å의 두께로 성장시킨다. 여기서, 상기 열산화막(305)은 트렌치(304) 형성 후 플라즈마에 의해 손상된 트렌치(304) 내의 반도체 기판(301) 표면을 치유시키기 위한 것으로서 정확히는 상기 트렌치(304) 내의 반도체 기판(301) 표면 상의 원자배열에 존재하는 댕글링 본드(dangling bond)를 제거하기 위함이다. 한편, 상기 열산화막(305)은 향후 형성될 소자분리막(306)과의 접합 특 성을 향상시켜주는 역할도 담당한다.Referring to FIG. 3B, after formation of the
도 3c를 참조하면 상기와 같이 열산화막(305)이 형성된 상태에서 기판(301) 전면 상에 수소 이온 주입 공정을 실시하여 상기 열산화막(305) 내에 수소 이온이 주입되도록 한다.Referring to FIG. 3C, hydrogen ions are implanted into the
한편, 상기 수소 이온 주입 공정에서 상기 수소 이온과 더불어 질소 이온을 첨가하여 상기 열산화막(305) 내에 주입할 수도 있다.In the hydrogen ion implantation process, nitrogen ions may be added together with the hydrogen ions to be implanted into the
수소 이온 주입 공정이 완료되면, 기판(301)에 대해 소정의 열처리 공정을 적용한다. 이 때, 상기 열처리 공정의 온도는 200∼600℃ 정도가 바람직하다. 상기 열처리 공정에 의해 상기 트렌치(304) 내의 열산화막(305) 내에 주입된 수소 이온들은 활성화되어 상기 트렌치(304) 내의 반도체 기판(301) 표면을 향하여 확산되어 상기 트렌치(304) 내의 반도체 기판(301) 표면 상에 존재하는 댕글링 본드에 결합됨으로써 기판(301) 표면의 재료 특성을 안정화시킨다.When the hydrogen ion implantation process is completed, a predetermined heat treatment process is applied to the
즉, 도 3d에 도시한 바와 같이, 상기 트렌치(304) 내의 반도체 기판(301) 표면의 댕글링 본드가 상기 열산화막(305)의 형성에 의해 상기 열산화막(305) 내의 산소 이온과 결합되어 제거되고, 미처 상기 열산화막(305) 내의 산소 이온과 결합되지 못한 채 잔류된 댕글링 본드는 이후의 수소 이온 주입 공정에 의해 주입된 수소 이온과 결합되어 상기 트렌치(304) 내의 반도체 기판(301) 표면 상에 존재하는 댕글링 본드가 완벽하게 제거된다.That is, as illustrated in FIG. 3D, the dangling bonds on the surface of the
도 3e를 참조하면, 상기 트렌치(304) 및 그 외측의 희생 질화막(303) 상에 소자분리막용 절연막(306)을 상기 트렌치(304)를 충분히 메우도록 기판(301) 전면 에 두껍게 적층한다. 이 때, 상기 트렌치(304) 내의 소자분리막용 절연막(306)에는 빈 공간, 즉 보이드(void)가 존재하지 않는 것이 바람직하다. 여기서, 상기 소자분리막(106)용 절연막(106)은 반도체 소자의 설계 룰(design rule)에 따라 다소 차이가 있지만, O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmosphere Pressure Chemical Vapor Deposition, APCVD) 공정이나 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition, HDP CVD) 공정에 의해 적층될 수 있다.Referring to FIG. 3E, an insulating
한편, 설명의 편의상 상기 소자분리막용 절연막(306)이 단일층으로 이루어지는 것을 기준으로 설명하였으나, 상기 소자분리막용 절연막(306)이 예를 들어, 산화막(302)과 질화막(303)으로 구성된 2중 이상의 복수층으로 이루어지는 것도 가능하다.In the meantime, for convenience of description, the insulating
이어, 상기 소자분리막용 절연막(306)을 화학기계적연마 공정에 의해 연마시킴으로써 상기 희생 질화막(303)에 평탄화시켜 최종적으로 트렌치(304) 내에 소자분리막(306)을 형성하면 본 발명에 따른 반도체 소자 제조 공정은 완료된다.Subsequently, the insulating
본 발명에 따른 반도체 소자 제조방법은 다음과 같은 효과가 있다.The semiconductor device manufacturing method according to the present invention has the following effects.
트렌치 형성 후 플라즈마에 의한 트렌치 내의 반도체 기판 표면의 손상을 치유하기 위해 트렌치 내부에 열산화막을 형성시키고 상기 열산화막 상에 수소 이온 을 주입함으로써 상기 트렌치 내의 반도체 기판 표면 상에 존재하는 댕글링 본드를 완벽하게 제거할 수 있어 댕글링 본드로 인한 누설 전류를 미연에 방지할 수 있게 된다.
In order to cure damage to the surface of the semiconductor substrate in the trench by the plasma after the trench is formed, a thermal oxide film is formed inside the trench and hydrogen ions are implanted in the thermal oxide film, thereby perfecting the dangling bond present on the semiconductor substrate surface in the trench. It can be removed to prevent leakage current caused by dangling bonds.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064916A KR100595858B1 (en) | 2003-09-18 | 2003-09-18 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064916A KR100595858B1 (en) | 2003-09-18 | 2003-09-18 | Semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050028575A KR20050028575A (en) | 2005-03-23 |
| KR100595858B1 true KR100595858B1 (en) | 2006-07-03 |
Family
ID=37385496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030064916A Expired - Fee Related KR100595858B1 (en) | 2003-09-18 | 2003-09-18 | Semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100595858B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10818558B2 (en) | 2015-04-24 | 2020-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure having trench and manufacturing method thereof |
-
2003
- 2003-09-18 KR KR1020030064916A patent/KR100595858B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050028575A (en) | 2005-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100567022B1 (en) | Device isolation film formation method using trench of semiconductor device | |
| KR20020071063A (en) | Dent free trench isolation structure and method for fabricating the same | |
| US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
| US6503815B1 (en) | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation | |
| KR100595858B1 (en) | Semiconductor device manufacturing method | |
| KR100979230B1 (en) | Shallow Trench Isolation Method for Semiconductor Devices | |
| KR100376875B1 (en) | Method for forming isolation layer in semiconductor device | |
| KR101025731B1 (en) | A device isolation film for a semiconductor device including a liner nitride film and a method of manufacturing the same | |
| KR100468681B1 (en) | Method for isolating the devices by trench | |
| KR100675879B1 (en) | Method of forming a ST type device isolation film for a semiconductor device | |
| KR100344765B1 (en) | Method for isolating semiconductor devices | |
| KR100588644B1 (en) | Semiconductor device and manufacturing method | |
| KR100766277B1 (en) | Device Separator Formation Method of Semiconductor Device | |
| KR20010008560A (en) | Method For Forming The Isolation Layer Of Semiconductor Device | |
| KR100829371B1 (en) | Semiconductor device manufacturing method | |
| KR100571484B1 (en) | Semiconductor device manufacturing method | |
| KR100430582B1 (en) | Method for manufacturing semiconductor device | |
| KR20010061041A (en) | Forming method for a field oxide of semiconductor device | |
| KR100514530B1 (en) | Method For Shallow Trench Isolation Of Semiconductor Devices | |
| KR100458731B1 (en) | Method For Manufacturing Semiconductor Devices | |
| KR20030001941A (en) | Method For Manufacturing Semiconductor Devices | |
| KR101019694B1 (en) | Device Separator Formation Method of Semiconductor Device | |
| KR100575080B1 (en) | Device Separator Formation Method | |
| KR100619395B1 (en) | Semiconductor device manufacturing method | |
| KR20050003013A (en) | Fabricating method forming isolation layer in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| AMND | Amendment | ||
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
St.27 status event code: N-2-6-B10-B15-exm-PE0601 |
|
| J201 | Request for trial against refusal decision | ||
| PJ0201 | Trial against decision of rejection |
St.27 status event code: A-3-3-V10-V11-apl-PJ0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| AMND | Amendment | ||
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| PB0901 | Examination by re-examination before a trial |
St.27 status event code: A-6-3-E10-E12-rex-PB0901 |
|
| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
St.27 status event code: A-3-4-F10-F13-rex-PB0701 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20110520 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20120624 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20120624 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |