KR100568030B1 - Shallow Trench Isolation Method For Semiconductor Devices - Google Patents

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Abstract

본 발명은 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 개시한다. 이에 의하면, 반도체 기판의 필드 영역에 트렌치를 형성시키는 단계; 상기 트렌치의 내면에 제 1 산화막을 소정의 얇은 두께로 형성시키는 단계; 상기 반도체 기판 상부 전면에 제 2 산화막을 400-480℃의 온도에서 800~4500Å/분의 속도로 증착하여 상기 트렌치의 하부에 보이드를 형성함과 동시에 상기 트렌치를 갭필하는 단계 및 상기 제 2 산화막을 화학적 기계적 연마 공정에 의해 평탄화시키는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a shallow trench isolation method for a semiconductor device. According to this, the steps of forming a trench in the field region of the semiconductor substrate; Forming a first oxide film to a predetermined thin thickness on an inner surface of the trench; Depositing a second oxide film on the entire upper surface of the semiconductor substrate at a temperature of 400-480 ° C. at a rate of 800˜4500 Pa / min, forming voids in the lower portion of the trench, and gap-filling the trench and forming the second oxide film. Planarization by a chemical mechanical polishing process.

따라서, 본 발명은 상기 트렌치의 내면에 얇은 제 1 산화막을 형성시키고 상기 제 1 산화막 상에 상기 트렌치를 채우기 위한 제 2 산화막을 증착시키므로 샐로우 트렌치 아이솔레이션 공정의 수 및 공정 시간을 단축할 수 있다.Accordingly, the present invention can shorten the number and process time of the shallow trench isolation process by forming a thin first oxide film on the inner surface of the trench and depositing a second oxide film for filling the trench on the first oxide film.

또한, 본 발명은 상기 트렌치에 산화막을 채운 후 화학적 기계적 연마 공정, 식각공정, 세정공정을 진행하더라도 상기 보이드의 노출을 방지하므로 게이트 전극을 위한 다결정 실리콘층에 의한 마이크로 브리지의 발생을 방지할 수 있다. 그 결과, 액티브 영역에서의 누설 전류 발생을 방지할 수 있다.In addition, the present invention prevents the exposure of the voids even after the chemical mechanical polishing process, the etching process, and the cleaning process after filling the trench with an oxide film, thereby preventing the occurrence of the micro bridge by the polycrystalline silicon layer for the gate electrode. . As a result, leakage current generation in the active region can be prevented.

트렌치, 보이드, 산화막, 다결정 실리콘층,       Trenches, voids, oxides, polycrystalline silicon layers,

Description

반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법{Shallow Trench Isolation Method For Semiconductor Devices} Shallow Trench Isolation Method For Semiconductor Devices             

도 1a 내지 도 1d는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 방법을 나타낸 단면 공정도.1A to 1D are cross-sectional process diagrams illustrating a conventional shallow trench isolation method.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 나타낸 단면 공정도.2A to 2D are cross-sectional process diagrams illustrating a shallow trench isolation method for a semiconductor device according to the present invention.

본 발명은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 방법에 관한 것으로, 더욱 상세하게는 트렌치의 하측부에 보이드(void)를 생성시키며 상기 트렌치를 산화막으로 채우도록 한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법에 관한 것이다.The present invention relates to a shallow trench isolation method, and more particularly, to a shallow trench isolation method for a semiconductor device in which a void is formed in a lower portion of a trench and the trench is filled with an oxide film. It is about.

일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하 기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 필드 영역의 산화막에 의한 액티브 영역으로의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.In general, LOCOS (Local Oxidation of Silicon) technology has been used as an isolation technology for semiconductor devices. Since then, new isolation technologies have been actively developed to compensate for the shortcomings of LOCOS technology, and among them, technologies such as poly buffer buffer (LOCOS) and recessed LOCOS (R-LOCOS) have been widely used. These techniques are not only complicated in the process but also fundamentally prevent the Bird's Beak phenomenon, which leads to the erosion of the field region into the active region, thereby limiting the high integration of semiconductor devices. Moreover, since the surface step between the active area and the field area of the silicon substrate is severely generated, the planarization process must be subsequently performed to reduce the surface step.

이러한 점을 개선하기 위해 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.To improve this, shallow trench isolation (STI) processes have begun to be introduced. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.

상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 상기 실리콘 기판의 트렌치 내에만 산화막이 형성되고 상기 실리콘 기판의 액티브 영역의 표면이 노출된다.The shallow trench isolation process is performed by forming a trench in a field region of a silicon substrate, gap filling the oxide layer in the trench by a gap filling process, and then chemically mechanically polishing the oxide layer. CMP) is used to planarize the oxide film and the silicon substrate in the trench. Thus, an oxide film is formed only in the trench of the silicon substrate and the surface of the active region of the silicon substrate is exposed.

상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.The trench gap-filled oxide film may be O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or sub atmospheric pressure chemical vapor deposition having good gap filling and planarization characteristics. (Subatmospheric Pressure Chemical Vapor Deposition (SACVD) process, or an oxide film using the High Density Plasma Chemical Vapor Deposition (HDP CVD) process or the plasma enhanced chemical vapor deposition (PECVD) process. An oxide film is mainly used.

최근에 들어 반도체 소자의 고성능화에 맞추어 트렌치의 종횡비가 증가하므로 상기 트렌치에 산화막을 완전히 채우기가 점차 어려워진다. 이를 극복하기 위해 상기 트렌치에 산화막을 완전히 채우기 위한 여러 가지 방법들이 제안되어 왔으나, 여전히 상기 트렌치의 산화막에 빈공간인 보이드(Void)가 발생되는 것을 방지할 수 없기 때문에 상기 트렌치의 산화막에 보이드가 불가피하게 생성된다. 더욱이, 상기 보이드는 상기 트렌치의 산화막의 상측부에 위치하므로 후속의 화학적 기계적 연마 공정에 의해 노출되거나, 비록 노출되지 않았으나 노출 가능성이 높아서 상기 화학적 기계적 연마 공정을 진행한 후의 식각 공정 및 세정 공정에 의해 노출된다. 상기 보이드가 노출되고 나면, 게이트 전극을 위한 다결정 실리콘층의 증착 공정에서 상기 보이드 내에 상기 다결정 실리콘층이 증착된다. 이는 액티브 영역간의 전기적 연결을 가져오는 마이크로 브리지(micro bridge)를 발생시키고 나아가 액티브 영역의 누설전류를 증가시킨다.In recent years, as the aspect ratio of the trench increases in accordance with the increase in the performance of semiconductor devices, it is increasingly difficult to completely fill the trench with an oxide film. In order to overcome this problem, various methods have been proposed to completely fill the oxide layer in the trench, but voids in the oxide layer of the trench are inevitable since voids, which are still voids, cannot be prevented from occurring in the oxide layer of the trench. Is generated. Furthermore, the voids are located on the upper side of the oxide film of the trench and thus are exposed by a subsequent chemical mechanical polishing process, or by etching and cleaning processes after the chemical mechanical polishing process is performed due to the high possibility of exposure even though they are not exposed. Exposed. After the voids are exposed, the polycrystalline silicon layer is deposited within the voids in the deposition process of the polycrystalline silicon layer for the gate electrode. This creates a micro bridge that leads to an electrical connection between the active regions and further increases the leakage current in the active region.

이를 개선하기 위해 종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판(10)의 표면 상에 버퍼 산화막(11)과, 하드 마스크층인 질화막(13)을 형성시킨다. 그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 필드 영역 상의 질화막(13) 및 버퍼 산화막(11)을 제거시킴으로써 상기 필드 영역의 실리콘 기판(10)의 표면을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 필드 영역의 실리콘 기판(10)을 예를 들어 3000Å 정도의 깊이만큼 식각시킨다. 따라서, 상기 실리콘 기판(10)의 필드 영역에 트렌치(15)가 형성된다.In order to improve this, the conventional shallow trench isolation process first forms a buffer oxide film 11 and a nitride film 13 as a hard mask layer on the surface of the single crystal silicon substrate 10, as shown in FIG. 1A. . Then, the surface of the silicon substrate 10 in the field region is exposed by removing the nitride film 13 and the buffer oxide film 11 on the field region of the silicon substrate 10 using a photolithography process. Subsequently, using the nitride film 13 as an etching mask layer, the silicon substrate 10 in the field region is etched by a depth of, for example, about 3000 mm 3. Thus, trenches 15 are formed in the field region of the silicon substrate 10.

이후, 상기 트렌치(15)에 채워질 산화막 내에 생성될 보이드(20)의 위치를 낮추기 위하여 상기 트렌치(15)의 내면에 열 산화 공정에 의해 산화막(17)을 예를 들어 500~2000Å의 두꺼운 두께로 성장시키고, 상기 보이드(20)를 형성할 수 있도록 상기 트렌치(15)의 종횡비를 더욱 크게 하기 위해 상기 트렌치(15)의 산화막(17)의 표면과 함께 상기 질화막(13)의 표면 상에 열 산화 공정에 의해 산화막(19)을 예를 들어 500~2000Å의 두꺼운 두께로 성장시킨다. 이어서, 화학 기상 증착 공정을 이용하여 상기 산화막(19)의 표면 상에 갭 필링용 산화막(21)을 증착시킴으로써 상기 트렌치(15)에 상기 산화막(21)을 채운다. 이때, 상기 산화막(21)의 초기 증착 단계에서 상기 트렌치(15)의 하측부에 보이드(20)가 생성되고, 그 다음의 증착 단계에서 상기 보이드(20)가 생성되지 않도록 하는 것이 바람직하다.Subsequently, in order to lower the position of the voids 20 to be formed in the oxide film to be filled in the trench 15, the oxide film 17 is formed to a thick thickness of, for example, 500 to 2000 μs by a thermal oxidation process on the inner surface of the trench 15. Thermal oxidation on the surface of the nitride film 13 together with the surface of the oxide film 17 of the trench 15 to further grow and to increase the aspect ratio of the trench 15 to form the void 20. By the process, the oxide film 19 is grown to a thick thickness of, for example, 500 to 2000 kPa. Subsequently, the oxide film 21 is filled in the trench 15 by depositing a gap filling oxide film 21 on the surface of the oxide film 19 using a chemical vapor deposition process. In this case, it is preferable that the voids 20 are formed in the lower side of the trench 15 in the initial deposition step of the oxide film 21 and the voids 20 are not generated in the subsequent deposition step.

도 1b에 도시된 바와 같이, 그런 다음, 화학적 기계적 연마 공정을 이용하여 상기 산화막(21)과 산화막(19)을 연마시킴으로써 상기 질화막(13)의 표면을 노출시킨다. 이때, 상기 질화막(13) 상에 상기 산화막(19)이 잔존하는 것을 방지하도록 상기 화학적 기계적 연마 공정을 진행하는 것이 바람직하다.As shown in FIG. 1B, the surface of the nitride film 13 is then exposed by polishing the oxide film 21 and the oxide film 19 using a chemical mechanical polishing process. In this case, the chemical mechanical polishing process is preferably performed to prevent the oxide film 19 from remaining on the nitride film 13.

따라서, 상기 트렌치(15)의 하측부에 상기 보이드(20)가 위치하므로 상기 화학적 기계적 연마 공정 이후의 식각 공정이나 세정 공정을 진행하더라도 상기 보이드(20)의 노출을 방지할 수가 있다.Therefore, since the void 20 is positioned below the trench 15, the exposure of the void 20 may be prevented even if the etching process or the cleaning process after the chemical mechanical polishing process is performed.

도 1c에 도시된 바와 같이, 이후, 도 1b의 질화막(13)을 예를 들어 습식 식각 공정에 의해 식각시킴으로써 도 1b의 버퍼 산화막(11)을 노출시키고, 상기 버퍼 산화막(11)을 예를 들어 습식 식각 공정에 의해 식각시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다.As shown in FIG. 1C, the nitride oxide film 13 of FIG. 1B is etched by, for example, a wet etching process to expose the buffer oxide film 11 of FIG. 1B, and the buffer oxide film 11 may be, for example, exposed. The surface of the active region of the silicon substrate 10 is exposed by etching by a wet etching process.

이때, 상기 트렌치(15)의 하측부에 상기 보이드(20)가 위치하므로 게이트 전극을 위한 다결정 실리콘층의 증착 공정을 진행하더라도 상기 보이드(20)에 상기 다결정 실리콘층이 인입되는 것을 방지할 수 있고 나아가 마이크로 브리지의 발생을 방지할 수가 있다.In this case, since the void 20 is positioned below the trench 15, the polycrystalline silicon layer may be prevented from entering the void 20 even when the deposition process of the polycrystalline silicon layer for the gate electrode is performed. Furthermore, it is possible to prevent the occurrence of micro bridges.

도 1d에 도시된 바와 같이, 그런 다음, 상기 실리콘 기판(10)의 액티브 영역의 표면 상에 열 산화 공정에 의해 게이트 산화막(23)을 성장시키고, 상기 게이트 산화막(23)의 표면과 함께 상기 트렌치(15) 내의 산화막(19),(21) 상에도 게이트 전극을 위한 다결정 실리콘층(25)을 화학 기상 증착 공정에 의해 증착시킨다. 이때, 상기 보이드(20) 내에 상기 다결정 실리콘층(25)이 전혀 인입되지 않는다.As shown in FIG. 1D, a gate oxide film 23 is then grown on the surface of the active region of the silicon substrate 10 by a thermal oxidation process, and the trench along with the surface of the gate oxide film 23 are formed. On the oxide films 19 and 21 in (15), a polycrystalline silicon layer 25 for the gate electrode is deposited by a chemical vapor deposition process. At this time, the polycrystalline silicon layer 25 is not drawn into the void 20 at all.

따라서, 상기 게이트 전극의 패턴을 형성하기 위한 식각공정을 진행하더라도 마이크로 브리지의 발생을 방지할 수 있으므로 상기 마이크로 브리지에 의한 액티브 영역에서의 누설 전류 발생을 방지할 수가 있다. Therefore, even when the etching process for forming the pattern of the gate electrode is performed, it is possible to prevent the occurrence of the microbridge, thereby preventing the leakage current in the active region by the microbridge.

그런데, 종래의 샐로우 트렌치 아이솔레이션 공정은 상기 산화막(17)을 두껍 게 형성시켜야 할 뿐만 아니라 상기 산화막(19)을 추가로 형성시켜야 하므로 공정 수가 증가하고 나아가 공정 시간이 많이 소요되는 문제점을 갖는다.However, the conventional shallow trench isolation process requires not only to form the oxide layer 17 thickly but also to form the oxide layer 19 additionally, thus increasing the number of processes and further increasing the process time.

따라서, 본 발명의 목적은 트렌치에 산화막을 채운 후 화학적 기계적 연마 공정 및 후속의 식각공정을 진행하더라도 상기 트렌치 내의 보이드가 노출되는 것을 방지하는데 있다.Accordingly, an object of the present invention is to prevent the voids in the trenches from being exposed even after the chemical mechanical polishing process and the subsequent etching process are performed after filling the trench with an oxide film.

본 발명의 다른 목적은 트렌치의 산화막에 생성된 보이드에 게이트 전극용 다결정 실리콘층이 인입되는 것을 방지함으로써 마이크로 브리지 발생을 방지하는데 있다.Another object of the present invention is to prevent the occurrence of microbridges by preventing the polycrystalline silicon layer for the gate electrode from entering the voids formed in the oxide film of the trench.

본 발명의 또 다른 목적은 액티브 영역에서의 누설 전류 발생을 억제하는데 있다.Another object of the present invention is to suppress the occurrence of leakage current in the active region.

본 발명의 또 다른 목적은 반도체 소자의 신뢰성을 확보하는데 있다.Another object of the present invention is to ensure the reliability of the semiconductor device.

본 발명의 또 다른 목적은 반도체 소자의 수율 향상을 이루는데 있다.
Another object of the present invention is to achieve a yield improvement of a semiconductor device.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법은
반도체 기판의 필드 영역에 트렌치를 형성시키는 단계; 상기 트렌치의 내면에 제 1 산화막을 소정의 얇은 두께로 형성시키는 단계; 상기 반도체 기판 상부 전면에 제 2 산화막을 400-480℃의 온도에서 800~4500Å/분의 속도로 증착하여 상기 트렌치의 하부에 보이드를 형성함과 동시에 상기 트렌치를 갭필하는 단계 및 상기 제 2 산화막을 화학적 기계적 연마 공정에 의해 평탄화시키는 단계를 포함하는 것을 특징으로 한다.The shallow trench isolation method for a semiconductor device according to the present invention for achieving the above object is
Forming a trench in the field region of the semiconductor substrate; Forming a first oxide film to a predetermined thin thickness on an inner surface of the trench; Depositing a second oxide film on the entire upper surface of the semiconductor substrate at a temperature of 400-480 ° C. at a rate of 800˜4500 μs / minute, forming voids in the lower portion of the trench, and gap-filling the trench, and forming the second oxide film. Planarization by a chemical mechanical polishing process.

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바람직하게는, 상기 제 1 산화막을 30~200Å의 얇은 두께로 형성시킬 수가 있다.Preferably, the first oxide film can be formed to a thin thickness of 30 to 200 kPa.

바람직하게는, 상기 제 2 산화막을 400~480℃의 온도에서 증착시킬 수가 있다. 또한, 상기 제 2 산화막을 800~4500Å/분의 증착율로 증착시키는 것이 바람직하다.Preferably, the second oxide film may be deposited at a temperature of 400 to 480 ° C. In addition, it is preferable to deposit the second oxide film at a deposition rate of 800 to 4500 m / min.

이하, 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a shallow trench isolation method for a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법을 나타낸 단면 공정도이다.2A to 2D are cross-sectional process diagrams illustrating a shallow trench isolation method for a semiconductor device according to the present invention.

도 2a를 참조하면, 먼저, 반도체 기판, 예를 들어 단결정 실리콘 기판(10)의 표면 상에 버퍼 산화막(11)을 열 산화 공정에 의해 성장시킨 후 상기 버퍼 산화막(11) 상에 하드 마스크층인 질화막(13)을 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 증착시킨다. 그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 필드 영역 상의 질화막(13) 및 버퍼 산화막(11)을 제거시킴으로써 상기 필드 영역의 실리콘 기판(10)의 표면을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 필드 영역의 실리콘 기판(10)을 예를 들어 3000Å 정도의 깊이만큼 식각시킨다. 따라서, 상기 실리콘 기판(10)의 필드 영역에 트렌치(15)가 형성된다.Referring to FIG. 2A, first, a buffer oxide film 11 is grown on a surface of a semiconductor substrate, for example, a single crystal silicon substrate 10 by a thermal oxidation process, and then a hard mask layer is formed on the buffer oxide film 11. The nitride film 13 is deposited by a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process. Then, the surface of the silicon substrate 10 in the field region is exposed by removing the nitride film 13 and the buffer oxide film 11 on the field region of the silicon substrate 10 using a photolithography process. Subsequently, using the nitride film 13 as an etching mask layer, the silicon substrate 10 in the field region is etched by a depth of, for example, about 3000 mm 3. Thus, trenches 15 are formed in the field region of the silicon substrate 10.

이후, 상기 트렌치(15)에 채워질 산화막에 생성되는 보이드(40)의 위치를 더욱 아래로 내려주기 위하여 상기 트렌치(15)의 내면에 열 산화 공정에 의해 제 1 산화막(37)을 도 1의 산화막(17)의 500~2000Å의 두께보다 얇은 두께, 예를 들어 30~200Å의 두께로 성장시킨다. 그런 다음, 도 1의 산화막(19)의 형성 없이 화학 기상 증착 공정을 이용하여 상기 제 1 산화막(37)의 표면 뿐만 아니라 상기 질화막(13)의 표면 상에 상기 트렌치(15)를 채울 수 있는 충분한 두께로 갭 필용 절연막, 예를 들어 제 2 산화막(41)을 증착시킴으로써 상기 트렌치(15)에 상기 제 2 산화막(41)을 채운다.Subsequently, in order to further lower the position of the voids 40 formed in the oxide film to be filled in the trench 15, the oxide film of FIG. 1 is transferred to the first oxide film 37 by a thermal oxidation process on the inner surface of the trench 15. It grows to thickness thinner than thickness of 500-2000 mm 3 of (17), for example, thickness of 30-200 mm 3. Then, sufficient to fill the trench 15 not only on the surface of the first oxide film 37 but also on the surface of the nitride film 13 using a chemical vapor deposition process without the formation of the oxide film 19 of FIG. 1. The trench 15 is filled with the second oxide film 41 by depositing a gap fill insulating film, for example, a second oxide film 41.

이때, 상기 제 1 산화막(41)의 초기 증착 단계에서 상기 트렌치(15)의 하측부에 보이드(40)가 생성되고, 그 다음의 증착 단계에서 상기 보이드(40)가 생성되지 않도록 하는 것이 바람직하다. 이를 위해 상기 제 2 산화막(41)을 도 1의 산화막(21)의 증착 온도인 490~570℃의 온도보다 낮은 온도, 예를 들어 400~480℃의 온도로 증착시킴으로써 상기 제 2 산화막(41)의 증착속도를 800~4500Å/분의 증착율로 만들어주는 것이 바람직하다.In this case, it is preferable that the voids 40 are formed in the lower side of the trench 15 in the initial deposition step of the first oxide film 41 and the voids 40 are not generated in the subsequent deposition step. . To this end, the second oxide film 41 is deposited at a temperature lower than a temperature of 490 ° C. to 570 ° C., for example, 400 ° C. to 480 ° C., of the oxide film 21 of FIG. 1. It is desirable to make a deposition rate of 800 to 4500Å / min deposition rate.

따라서, 본 발명은 상기 트렌치(15)의 하측부에 상기 보이드(40)를 위치시키면서 상기 트렌치(15)에 제 2 산화막(41)을 갭필(gap fill)하므로 후속의 화학적 기계적 연마 공정이나 식각공정, 세정공정 등을 진행하더라도 상기 보이드(40)의 노출을 방지할 수가 있다.Accordingly, the present invention gap fills the second oxide layer 41 in the trench 15 while placing the void 40 in the lower portion of the trench 15, and thus, a subsequent chemical mechanical polishing process or an etching process. Even if the cleaning process is performed, the exposure of the voids 40 can be prevented.

도 2b를 참조하면, 그런 다음, 화학적 기계적 연마 공정을 이용하여 상기 제 2 산화막(41)을 평탄화시킨다. 이때, 상기 질화막(13)의 표면 상에 상기 제 2 산화막(41)이 잔존하는 것을 방지하도록 상기 화학적 기계적 연마 공정을 진행하는 것이 바람직하다. Referring to FIG. 2B, the second oxide film 41 is then planarized using a chemical mechanical polishing process. In this case, the chemical mechanical polishing process may be performed to prevent the second oxide film 41 from remaining on the surface of the nitride film 13.

따라서, 상기 보이드(40)가 상기 트렌치(15)의 하측부에 위치하므로 상기 제 2 산화막(41)의 표면이 상기 화학적 기계적 연마 공정에 의해 상기 질화막(13)의 표면보다 낮아지더라도 상기 보이드(40)의 노출을 방지할 수가 있다. 이는 상기 화학적 기계적 연마 공정 이후의 식각 공정이나 세정 공정을 진행하더라도 상기 보이드(40)의 노출을 방지할 수가 있다.Therefore, since the void 40 is located below the trench 15, the void (even if the surface of the second oxide film 41 is lower than the surface of the nitride film 13 by the chemical mechanical polishing process) 40) can be prevented. This may prevent the void 40 from being exposed even if the etching process or the cleaning process after the chemical mechanical polishing process is performed.

도 2c를 참조하면, 이어서, 도 2b의 질화막(13)을 예를 들어 습식 식각 공정에 의해 식각시킴으로써 도 2b의 버퍼 산화막(11)을 노출시키고, 상기 버퍼 산화막(11)을 예를 들어 습식 식각 공정에 의해 식각시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다.Referring to FIG. 2C, the nitride oxide film 13 of FIG. 2B is subsequently etched by a wet etching process, for example, to expose the buffer oxide film 11 of FIG. 2B, and the buffer oxide film 11 may be wet-etched, for example. By etching by the process, the surface of the active region of the silicon substrate 10 is exposed.

이때, 상기 트렌치(15)의 하측부에 상기 보이드(40)가 위치하므로 게이트 전극을 위한 다결정 실리콘층의 증착 공정을 진행하더라도 상기 보이드(40)에 상기 다결정 실리콘층이 인입되는 것을 방지할 수 있고 나아가 마이크로 브리지의 발생을 방지할 수가 있다.In this case, since the void 40 is positioned below the trench 15, the polycrystalline silicon layer may be prevented from entering the void 40 even when the deposition process of the polycrystalline silicon layer for the gate electrode is performed. Furthermore, it is possible to prevent the occurrence of micro bridges.

도 2d를 참조하면, 그 다음에, 상기 실리콘 기판(10)의 액티브 영역의 표면 상에 열 산화 공정에 의해 게이트 산화막(43)을 성장시키고, 상기 게이트 산화막(43)의 표면과 함께 상기 트렌치(15) 내의 제 2 산화막(41) 상에도 게이트 전극을 위한 다결정 실리콘층(45)을 화학 기상 증착 공정에 의해 증착시킨다. 이때, 상기 보이드(20) 내에 상기 다결정 실리콘층(25)이 전혀 인입되지 않는다.Referring to FIG. 2D, a gate oxide film 43 is then grown on the surface of the active region of the silicon substrate 10 by a thermal oxidation process, and the trench (with the surface of the gate oxide film 43) is removed. A polycrystalline silicon layer 45 for the gate electrode is also deposited on the second oxide film 41 in 15 by a chemical vapor deposition process. At this time, the polycrystalline silicon layer 25 is not drawn into the void 20 at all.

따라서, 상기 게이트 전극의 패턴을 형성하기 위한, 상기 다결정 실리콘층(45)의 식각 공정을 진행하더라도 마이크로 브리지의 발생을 방지할 수 있으므로 상기 마이크로 브리지에 의한 액티브 영역의 누설 전류 발생을 방지할 수가 있다.Accordingly, even when the polycrystalline silicon layer 45 is etched to form the pattern of the gate electrode, the microbridges can be prevented from occurring, so that leakage current in the active region by the microbridges can be prevented. .

따라서, 본 발명은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있고 나아가 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, the present invention can improve the reliability of the shallow trench isolation process and further improve the yield of semiconductor devices.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법은 반도체 기판의 필드 영역에 트렌치를 형성시키고, 상기 트렌치의 내면에 제 1 산화막을 소정의 얇은 두께로 형성시키고, 상기 반도체 기판 상부 전면에 제 2 산화막을 증착하여 상기 트렌치의 하부에 보이드를 형성함과 동시에 상기 트렌치를 갭필하고, 상기 제 2 산화막을 화학적 기계적 연마 공정에 의해 평탄화시킨다.As described in detail above, in the shallow trench isolation method for a semiconductor device according to the present invention, a trench is formed in a field region of a semiconductor substrate, and a first oxide film is formed on the inner surface of the trench to a predetermined thin thickness. A second oxide film is deposited on the entire upper surface of the semiconductor substrate to form voids in the lower portion of the trench, gap fill the trench, and planarize the second oxide film by a chemical mechanical polishing process.

따라서, 본 발명은 상기 트렌치의 내면에 얇은 제 1 산화막을 형성시키고 상기 제 1 산화막 상에 상기 트렌치를 채우기 위한 제 2 산화막을 증착시키므로 샐로우 트렌치 아이솔레이션 공정의 수 및 공정 시간을 단축할 수 있다. Accordingly, the present invention can shorten the number and process time of the shallow trench isolation process by forming a thin first oxide film on the inner surface of the trench and depositing a second oxide film for filling the trench on the first oxide film.                     

또한, 본 발명은 상기 트렌치에 산화막을 채운 후 화학적 기계적 연마 공정, 식각공정, 세정공정을 진행하더라도 상기 보이드의 노출을 방지하므로 게이트 전극을 위한 다결정 실리콘층에 의한 마이크로 브리지의 발생을 방지할 수 있다. 그 결과, 액티브 영역에서의 누설 전류 발생을 방지할 수 있다. 이는 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 나아가 반도체 소자의 신뢰성을 향상시키며 반도체 소자의 수율을 향상시킨다.In addition, the present invention prevents the exposure of the voids even after the chemical mechanical polishing process, the etching process, and the cleaning process after filling the trench with an oxide film, thereby preventing the occurrence of the micro bridge by the polycrystalline silicon layer for the gate electrode. . As a result, leakage current generation in the active region can be prevented. This improves the reliability of the shallow trench isolation process and further improves the reliability of the semiconductor device and the yield of the semiconductor device.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (4)

반도체 기판의 필드 영역에 트렌치를 형성시키는 단계;Forming a trench in the field region of the semiconductor substrate; 상기 트렌치의 내면에 제 1 산화막을 소정의 얇은 두께로 형성시키는 단계;Forming a first oxide film to a predetermined thin thickness on an inner surface of the trench; 상기 반도체 기판 상부 전면에 제 2 산화막을 400-480℃의 온도에서 800~4500Å/분의 속도로 증착하여 상기 트렌치의 하부에 보이드를 형성함과 동시에 상기 트렌치를 갭필하는 단계; 및Depositing a second oxide film on the entire upper surface of the semiconductor substrate at a speed of 800 to 4500 kPa / min at a temperature of 400 to 480 ° C. to form voids in the lower portion of the trench and simultaneously gap fill the trench; And 상기 제 2 산화막을 화학적 기계적 연마 공정에 의해 평탄화시키는 단계를 포함하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.And planarizing the second oxide film by a chemical mechanical polishing process. 제 1 항에 있어서, 상기 제 1 산화막을 30~200Å의 얇은 두께로 형성시키는 것을 특징으로 하는 반도체 소자를 위한 샐로우 트렌치 아이솔레이션 방법.The shallow trench isolation method for a semiconductor device according to claim 1, wherein the first oxide film is formed to a thin thickness of 30 to 200 microseconds. 삭제delete 삭제delete
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