KR20070024991A - Forming method of shallow trench isolation using water mark - Google Patents
Forming method of shallow trench isolation using water mark Download PDFInfo
- Publication number
- KR20070024991A KR20070024991A KR1020050080688A KR20050080688A KR20070024991A KR 20070024991 A KR20070024991 A KR 20070024991A KR 1020050080688 A KR1020050080688 A KR 1020050080688A KR 20050080688 A KR20050080688 A KR 20050080688A KR 20070024991 A KR20070024991 A KR 20070024991A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- film
- pad nitride
- device isolation
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 82
- 238000002955 isolation Methods 0.000 title claims abstract description 31
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 title claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 26
- 238000004140 cleaning Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000001035 drying Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
Description
도 1a 내지 도 1h는 본 발명의 일실시 예에 따른 워터 마크를 이용한 STI 방식의 소자분리막 형성 공정을 도시한 단면도.1A to 1H are cross-sectional views illustrating an STI method of forming an isolation layer using a watermark according to an embodiment of the present invention.
도 2는 본 발명의 공정을 통해 형성된 공기가 매립된 트랜치형 소자분리막을 도시한 사진.Figure 2 is a photograph showing a trench-type device isolation film buried air formed through the process of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 기판 101 : 버퍼 산화막100
102 : 패드 질화막 106 : 워터 마크102: pad nitride film 106: watermark
107 : 공기107: air
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 워터 마크(Watermark)를 이용한 트랜치형 소자분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a trench type device isolation film using a watermark.
종래에는 소자분리막 형성시 LOCOS(LOCal Oxidation of Silicon) 방식을 적용하였다. 하지만, LOCOS 방식은 디자인 룰의 감소에 따라 적용하기가 힘들어지는 문제가 있고, 뿐만 아니라 버즈 비크(Bird's beak) 발생의 문제가 있어 최근에는 거의 모든 소자분리막은 트랜치 방식 즉, STI(Shallow Trench Isolation) 방식을 적용한다.Conventionally, a LOCOS (LOCal Oxidation of Silicon) method is used to form an isolation layer. However, the LOCOS method is difficult to apply due to the reduction of design rules, and there is also a problem of occurrence of Bird's beak. Recently, almost all device isolation layers have a trench method, that is, a shallow trench isolation (STI). Apply the method.
STI 공정은, 소자분리막이 형성될 영역의 기판을 식각하여 트랜치를 형성하고, 트랜치 내부를 실리콘 산화막으로 매립하는 방식이다.The STI process is a method of forming a trench by etching a substrate in a region where an isolation layer is to be formed, and filling the inside of the trench with a silicon oxide film.
트랜치 갭필(Gap-fill)시 실리콘 산화막을 증착 및 스퍼터링 식각 방식으로 매립하며, 이때 SiH4/O2/Ar의 가스 조합을 이용한 HDP(High Density Plasma) CVD(Chemical Vapor Deposition) 방식을 사용한다. 이렇듯 유전율이 4.2 정도되는 산화막을 사용할 경우 소비전력의 악화 및 제조 비용의 증가와 소자 특성이 열화되는 문제가 발생한다.During trench gap fill, a silicon oxide film is buried in a deposition and sputter etching method, and a high density plasma (HDP) chemical vapor deposition (CVD) method using a gas combination of SiH 4 / O 2 / Ar is used. As such, when an oxide film having a dielectric constant of about 4.2 is used, power consumption deteriorates, manufacturing cost increases, and device characteristics deteriorate.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, STI 방식의 소자분리막 형성시 유전율을 낮출 수 있는 워터 마크를 이용한 소자분리막 형성 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, an object of the present invention is to provide a device isolation film forming method using a water mark that can lower the dielectric constant when forming a device isolation film of the STI method.
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 버퍼 산화막과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막과 상기 버퍼 산화막 및 상기 기판을 선택적으로 식각하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 전체 프로파일을 따라 워터 마크가 형성되도록 하는 세정 공정을 실시하여 상기 트랜치 내부를 공기로 매립하는 단계; 전면에 산화막을 형성하는 단계; 트랜치 상부에서 상기 산화막이 남도록 상기 산화막을 선택적으로 식각하는 단계; 상기 패드 질화막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 및 상기 패드 질화막을 제거하는 단계를 포함하는 트랜치형 소자분리막 형성 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a buffer oxide film and a pad nitride film on the substrate; Selectively etching the pad nitride layer, the buffer oxide layer, and the substrate to form a trench; Filling the inside of the trench with air by performing a cleaning process to form a watermark along the entire profile in which the trench is formed; Forming an oxide film on the entire surface; Selectively etching the oxide so that the oxide remains on the trench; Performing a planarization process to a target to which the pad nitride film is exposed; And it provides a trench type isolation layer forming method comprising the step of removing the pad nitride film.
본 발명에서는 STI 방식의 소자분리막 형성시 유전율이 4.2 정도인 종래의 실리콘산화막(SiO2) 대신 워터 마크 방식을 이용하여 유전율이 1인 산소(O2)를 트랜치를 매립한다. In the present invention, when forming a device isolation film of the STI method, the trenches are filled with oxygen (O 2 ) having a dielectric constant of 1 using a watermark method instead of the conventional silicon oxide film (SiO 2 ) having a dielectric constant of about 4.2.
즉, 트랜치 식각 후 스핀 드라이 방식을 이용한 세정시, 최종 HF 크리닝 공정과 회전수(RPM) 및 세정 시간을 조절하여 트랜치를 유전율이 1인 공기(O2)로 채운다.In other words, during the etching using the spin dry method after the trench etching, the trench is filled with air (O 2 ) having a dielectric constant of 1 by controlling the final HF cleaning process, the rotation speed (RPM), and the cleaning time.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 1a 내지 도 1h는 본 발명의 일실시 예에 따른 워터 마크를 이용한 STI 방식의 소자분리막 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 소자분리막 형성 공정을 살펴본다.1A to 1H are cross-sectional views illustrating a device isolation film forming process of an STI method using a watermark according to an embodiment of the present invention, and with reference to this, the device isolation film forming process of the present invention will be described.
도 1a에 도시된 바와 같이, 실리콘 기판(100) 상에 버퍼 산화막(101)과 패드 질화막(102)을 차례로 증착한다.As shown in FIG. 1A, a
패드 질화막(102)은 후속 평탄화 공정시 연마 정지의 역할을 하는 것으로, LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), 또는 APCVD(Atmospheric Pressure Chemical Vapor Deposition)을 이용하여 증착한다. 그 증착 두께는 1500Å ∼ 1700Å 정도가 되도록 한다.The
버퍼 산화막(101)은 패드 질화막(102)이 기판(100)과 직접 접촉될 경우 스트레스 증가의 원인이 되므로 그 사이에서 버퍼링 역할을 하기 위한 것으로, 주로 열산화(Thermal oxidation) 방식을 이용하여 형성한다. 그 증착 두께는 50Å ∼ 100Å 정도가 되도록 한다.The
패드 질화막(102) 상에 반사방지막(103)을 형성하고, 반사방지막(103) 상에 트랜치 형성을 위한 마스크인 포토레지스트 패턴(104)을 형성한다.An
반사방지막(103)은 난반사 방지와 포토레지스트와 하부막의 접착력 증대 및 포토레지스트의 식각 내성 부족시 보조 하드마스크의 역할 등을 위해 사용하며, 500Å ∼ 1500Å의 두께로 형성한다. 포토레지스트 패턴(104)은 2000Å ∼ 6000Å 의 두께로 형성한다. The
반사방지막(103)은 추가의 제거 공정 없이 포토레지스트 제거시 제거가 가능하도록 유기계(Organic)를 사용하는 것이 바람직하다.The
도 1b에 도시된 바와 같이, 포토레지스트 패턴(104)을 식각마스크로 반사방지막(103)와 패드 질화막(102)과 버퍼 산화막(101) 및 기판(100)을 차례로 식각하여 트랜치(106)를 형성한다.As shown in FIG. 1B, the
이어서, 애싱(Ashing) 공정을 실시하여 포토레지스트 패턴(104)과 반사방지막(103)을 제거한다. 애싱 공정은 65분 ∼ 70분 정도 실시하는 것이 바람직하다.Next, an ashing process is performed to remove the
도 1c에 도시된 바와 같이, 트랜치(106) 형성시 발생한 레지듀(Residue)를 제거하기 위한 후 세정 공정을 실시하며, 이때 트랜치(106)가 형성된 전체 프로파일을 따라 워터 마크(106)가 형성되어 트랜치 내부에 공기(107) 예컨대, O2가 매립되도록 한다.As shown in FIG. 1C, a post-cleaning process is performed to remove residues generated when the
워터 마크(106)는 H2SiO3로 이루어지는 바, 그 형성 공정을 보다 상세하게 살펴본다.The
워터 마크(106) 형성을 위한 세부적인 후 세정 공정은 SC(Standard Cleaning)-1을 이용한 1차 세정과, 린싱(Rinsing)과, HF 세정 및 드라이 공정으로 이루어진다.The detailed post-cleaning process for the formation of the
SC-1은 NH4OH와 H2O2 및 순수의 비율을 0.1:0.1:0.8로 한 것을 사용한다.SC-1 uses the ratio of NH 4 OH, H 2 O 2 and pure water at 0.1: 0.1: 0.8.
린싱은 QDR(Quick Dump Rinse) 또는 O/F(Over Flow) 방식을 이용한다.Rinse uses QDR (Quick Dump Rinse) or O / F (Over Flow).
HF 세정시에는 물과 1:1의 비율로 희석된 HF를 사용한다.For HF cleaning, use HF diluted 1: 1 with water.
드라이 방식으로는, 베이퍼(Vapor) 방식이나 마란고니(Marangoni) 방식 대신 스핀 드라이(Spin dry) 방식을 이용한다.As a dry method, a spin dry method is used instead of a vapor method or a Marangoni method.
스핀 드라이 방식 적용시, O2 분위기에서 일정시간(예컨대, 약 5분 정도) 대기 후 4000RPM ∼ 5000RPM의 회전 속도로 10분 정도 드라이 공정을 실시하면, 트랜치(105)가 형성된 전체 프로파일을 따라 H2SiO3로 이루어진 워터 마크(106)가 형성되고, 워터 마크(106)로 인해 트랜치(105) 내부에서는 공기 즉, O2(107)가 매립되는 형태가 된다.When the spin dry method is applied, if a dry process is performed for 10 minutes at a rotational speed of 4000 RPM to 5000 RPM after waiting for a predetermined time (for example, about 5 minutes) in an O 2 atmosphere, the
도 1d에 도시된 바와 같이, 공기(107)에 의해 트랜치(106)가 매립된 전면에 산화막(108)을 형성한다.As shown in FIG. 1D, the
산화막(108)은 1500Å ∼ 4500Å 정도의 두께로 증착하며, 600℃ ∼ 650℃ 온도에서의 저온 열산화 방식이나, 680℃ 정도의 HLD(High Pressure Low Temperature Dielectric) 증착 방식을 이용한다.The
도 1e에 도시된 바와 같이, 전면에 포토레지스트 패턴(109)을 형성한 다음, 포토레지스트 패턴(109)을 식각마스크로 하는 산화막(108)의 식각 공정(110)을 실시한다.As shown in FIG. 1E, after the
포토레지스트 패턴(109)은 네가티브 방식을 이용하여 형성하는 것이 바람직하며, 5500Å ∼ 6000Å 정도의 두께로 형성한다.The
도 1f에 도시된 바와 같이, 애싱 공정을 실시하여 포토레지스트 패턴(109)을 제거한다.As shown in FIG. 1F, an ashing process is performed to remove the
도 1g에 도시된 바와 같이, 패드 질화막(102)이 노출되는 타겟으로 평탄화 공정을 실시한다.As shown in FIG. 1G, a planarization process is performed on the target to which the
평탄화 공정시 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 방식을 이용하며, 이때 패드 질화막(102)이 연마 정지 역할을 하도록 한다.In the planarization process, chemical mechanical polishing (hereinafter referred to as CMP) method is used, and the
아울러, 산화막(108)이 패드 질화막(102)에 비해 100Å ∼ 200Å 정도 낮도록 한다.In addition, the
도 1h에 도시된 바와 같이, 패드 질화막(102)을 제거함으로써, 트랜치에 공기(107)가 매립된 형태의 소자분리막이 형성된다.As shown in FIG. 1H, by removing the
패드 질화막(102) 제거 시에는 99HF를 이용한 50초 습식 식각과 H3PO4를 이용한 80분 습식 식각 공정을 함께 사용한다.When the
도 2는 본 발명의 공정을 통해 형성된 공기가 매립된 트랜치형 소자분리막을 도시한 사진이다.FIG. 2 is a photograph showing a trench type isolation layer in which air is formed through the process of the present invention.
도 2를 참조하면, 'X'와 같이 트랜치 내부가 공기에 의해 채워진 것을 확인할 수 있다.Referring to FIG. 2, it can be seen that the inside of the trench is filled with air, such as 'X'.
전술한 바와 같이 이루어지는 본 발명은, 트랜치 형성을 위한 식각 공정 후 실시하는 세정 공정에서 워터 마크 형성 방식을 이용하여 트랜치 내부를 유전율이 "1"로 낮은 공기를 채움으로써, 종래의 트랜치를 매립하는 실리콘산화막(SiO2)의 유 전율 "4.2"에 비해 소자분리막의 유전율을 크게 낮출 수 있음을 실시 예를 통해 알아보았다.According to the present invention made as described above, the silicon filling the conventional trench is filled by filling the air having a low dielectric constant of " 1 " using the watermark forming method in the cleaning process performed after the etching process for forming the trench. The dielectric constant of the device isolation layer can be significantly reduced compared to the dielectric constant "4.2" of the oxide layer (SiO 2 ).
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 상술한 본 발명은 소자분리막 형성 공정에서의 적용만을 예시하였으나, 이외에도 유전율이 낮으며 절연 특성을 요구하는 모든 트랜치형 구조에 적용이 가능할 것이다.For example, the present invention described above only illustrates the application in the device isolation film forming process, but in addition, it can be applied to all trench-type structures having a low dielectric constant and requiring insulation properties.
상술한 본 발명은, 소자분리막의 유전율을 크게 낮춤으로써, 소비 전력과 제조 비용 및 소자의 특성 향상을 기할 수 있는 효과가 있다.The present invention described above has the effect of significantly lowering the dielectric constant of the device isolation film, thereby improving power consumption, manufacturing cost, and device characteristics.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050080688A KR20070024991A (en) | 2005-08-31 | 2005-08-31 | Forming method of shallow trench isolation using water mark |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050080688A KR20070024991A (en) | 2005-08-31 | 2005-08-31 | Forming method of shallow trench isolation using water mark |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070024991A true KR20070024991A (en) | 2007-03-08 |
Family
ID=38099311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050080688A KR20070024991A (en) | 2005-08-31 | 2005-08-31 | Forming method of shallow trench isolation using water mark |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070024991A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100935750B1 (en) * | 2007-12-27 | 2010-01-06 | 주식회사 동부하이텍 | Fabrication method for a semiconductor device |
-
2005
- 2005-08-31 KR KR1020050080688A patent/KR20070024991A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100935750B1 (en) * | 2007-12-27 | 2010-01-06 | 주식회사 동부하이텍 | Fabrication method for a semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100898580B1 (en) | Method of forming isolation layer for semiconductor device | |
US7700455B2 (en) | Method for forming isolation structure in semiconductor device | |
US6071792A (en) | Methods of forming shallow trench isolation regions using plasma deposition techniques | |
US6339004B1 (en) | Method of forming shallow trench isolation for preventing torn oxide | |
KR100543455B1 (en) | Method for forming trench isolation in semiconductor device | |
US6015757A (en) | Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer | |
KR20020074352A (en) | Method for Forming Shallow Trench Isolation | |
KR100703836B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
KR20070024991A (en) | Forming method of shallow trench isolation using water mark | |
KR100475025B1 (en) | Forming method for field oxide of semiconductor device | |
KR20080084256A (en) | Method for forming shallow trench isolation of semiconductor device | |
KR100460770B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
KR100500942B1 (en) | Fabricating method for trench isoaltion layer using bottom anti reflection coating | |
KR100846385B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
KR100787762B1 (en) | Semiconductor device producing method to prevent divot | |
KR100842483B1 (en) | Method for fabricating a semiconductor device | |
KR100568030B1 (en) | Shallow Trench Isolation Method For Semiconductor Devices | |
KR100571484B1 (en) | Semiconductor device manufacturing method | |
KR100506051B1 (en) | Device Separation Method of Semiconductor Devices | |
KR100632683B1 (en) | Method for forming the shallow trench isolation | |
KR100517351B1 (en) | Method for manufacturing device isolation barrier of semiconductor device | |
KR20080025859A (en) | Method of filling patterns in semiconductor device | |
KR100681212B1 (en) | Method for forming trench type isolation layer in semiconductor device | |
KR100924544B1 (en) | Method for forming isolation layer of semiconductor device | |
KR20040001913A (en) | Method for forming trench type isolation layer in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |