KR100829372B1 - Method For Manufacturing Semiconductor Devices - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판의 필드 영역에 트렌치를 형성시킨 다음 상기 트렌치의 식각면에 고온 및 건식 산화공정과 저온 및 습식 산화공정을 차례로 실시하여 상기 트렌치의 상측 모서리와 하측 모서리 근처의 반도체 기판의 부분을 라운딩 형태로 만들어준다. 이후 상기 트렌치에 갭 필링용 산화막을 매립시킨다.The present invention discloses a method for manufacturing a semiconductor device. According to this, a trench is formed in a field region of the semiconductor substrate, and then a high temperature and dry oxidation process and a low temperature and wet oxidation process are sequentially performed on the etching surface of the trench to form a portion of the semiconductor substrate near the upper and lower edges of the trench. Make it round. Thereafter, an oxide film for gap filling is embedded in the trench.

따라서, 본 발명은 상기 트렌치의 상측 모서리와 하측 모서리 근처에서의 전계 집중을 완화시키고 나아가 상기 트렌치의 누설 전류를 저감시킬 수 있다. 이는 상기 반도체 기판의 액티브 영역에 형성될 반도체 소자의 전기적 특성을 향상시킬 수가 있다.Therefore, the present invention can alleviate electric field concentration near upper and lower edges of the trench and further reduce leakage current of the trench. This can improve the electrical characteristics of the semiconductor device to be formed in the active region of the semiconductor substrate.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices} Method for manufacturing semiconductor device {Method For Manufacturing Semiconductor Devices}             

도 1 내지 도 4는 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 순서를 나타낸 단면 공정도.1 to 4 is a cross-sectional process diagram showing a sequence of shallow trench isolation process according to the prior art.

도 5 내지 도 8은 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정의 순서를 나타낸 단면 공정도.
5 to 8 are cross-sectional process diagrams showing a procedure of a shallow trench isolation process applied to a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치 의 상측 모서리에서의 전계 집중을 억제시킴으로써 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which electrical properties of the semiconductor device are improved by suppressing electric field concentration at the upper edge of the trench.

일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되 어 왔다. 이들 기술들은 공정이 복잡하고 실리콘 산화막에 의한 채널 영역의 잠식시키는 새 부리(Bird's Beak) 현상이 발생하는 것을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 액티브 영역의 실리콘 기판의 표면과 필드 영역의 산화막의 표면과의 단차가 심하게 발생하므로 이들 영역의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 필요가 있다.In general, LOCOS (Local Oxidation of Silicon) technology using a nitride film has been used as an isolation technology of a semiconductor device. New isolation technologies have been actively developed to compensate for the shortcomings of LOCOS technology. Among them, Poly Buffer LOCOS (PBL) and Recessed LOCOS (R-LOCOS) have been widely used. These techniques have limitations in the high integration of semiconductor devices since the process is complicated and the fundamental phenomenon of the bird's beak that erodes the channel region due to the silicon oxide film cannot be prevented from occurring. Moreover, since the step difference between the surface of the silicon substrate in the active region and the surface of the oxide film in the field region is severely generated, a planarization process needs to be performed subsequently to reduce the surface level difference in these regions.

최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.Recently, shallow trench isolation (STI) processes have been introduced to improve this. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.

상기 STI공정은 반도체 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드산화막이 형성된다.The STI process forms a trench in the field region of the semiconductor substrate, gap fills the oxide film in the trench by a gap filling process, and then chemically mechanically polishes the oxide film. Polishing to planarize the oxide film and the semiconductor substrate in the trench. Therefore, a field oxide film is formed in the field region of the semiconductor substrate.

상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되고 있다. The trench gap-filled oxide film includes O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) oxide film and high density plasma chemical vapor deposition having good gap filling properties and planarization properties. (High Density Plasma Chemical Vapor Deposition: HDP CVD) An oxide film is mainly used.

종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 내지 도 4에 도시된 바와 같이 이루어진다. 즉, 도 1에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 일면, 예를 들어 전면(前面)의 전역에 희생막으로서 산화막(11)을 형성시키고, 그 위에 하드 마스크층으로서 질화막(13)을 적층시킨다. 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드 영역에 해당하는 상기 질화막(13) 및 상기 산화막(11)의 일부분에 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 반도체 기판(10)을 트렌치(15)를 위한 깊이만큼 식각시킴으로써 상기 반도체 기판(10)의 필드 영역에 트렌치(15)를 형성시킨다. 그런 다음, 도 2에 도시된 바와 같이, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 산화막(17)을 성장시키고 상기 트렌치(15) 내에 갭 필링용 절연막, 예를 들어 산화막(19)을 매립시키기 위해 상기 트렌치(15)의 내부와 함께 상기 질화막(13) 상에도 산화막(19)을 두껍게 적층시킨다. 이후, 도 3에 도시된 바와 같이, 상기 산화막(19)을 화학기계연마공정에 의해 상기 질화막(13)에 평탄화시킴으로써 상기 산화막(19)을 상기 트렌치(15)에만 남기고 나서 고온 열처리공정에 의해 상기 트렌치(15) 내의 산화막(19)을 치밀화시킨다. 그런 다음, 도 4에 도시된 바와 같이, 상기 산화막(19)의 높이를 낮추기 위해 상기 산화막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 산화막(11)을 노출시킨다. 그 다음에 상기 산화막(11)을 불산 용액으로 식각시켜 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
Conventional shallow trench isolation processes are performed as shown in FIGS. That is, as shown in FIG. 1, first, an oxide film 11 is formed as a sacrificial film on one surface of a semiconductor substrate 10 such as a single crystal silicon substrate, for example, a front surface, and a hard mask thereon. The nitride film 13 is laminated as a layer. Then, an opening 14 is formed in a portion of the nitride film 13 and the oxide film 11 corresponding to the field region of the semiconductor substrate 10 using a photolithography process. Next, the trench 15 is formed in the field region of the semiconductor substrate 10 by etching the semiconductor substrate 10 to a depth for the trench 15 by using the nitride film 13 as an etching mask layer. Then, as shown in FIG. 2, an oxide film 17 is grown on an etched surface of the exposed semiconductor substrate 10 in the trench 15 by using a thermal oxidation process and gap gap filling is formed in the trench 15. An oxide film 19 is thickly stacked on the nitride film 13 together with the inside of the trench 15 to fill an insulating film, for example, an oxide film 19. Thereafter, as shown in FIG. 3, the oxide film 19 is planarized on the nitride film 13 by a chemical mechanical polishing process to leave the oxide film 19 only in the trench 15 and then the high temperature heat treatment process. The oxide film 19 in the trench 15 is densified. Then, as shown in FIG. 4, in order to lower the height of the oxide film 19, the oxide film 19 is wet-etched by a predetermined thickness with a hydrofluoric acid solution and the nitride film 13 is etched with a phosphoric acid solution. 13) The oxide film 11 below is exposed. The oxide film 11 is then etched with a hydrofluoric acid solution to expose the active region of the semiconductor substrate 10. Thus, the shallow trench isolation process is complete.

그런데, 종래에는 800~1000℃의 온도에서 건식 산화공정을 1회만 실시하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 산화막(17)을 성장시킨다. 이때, 상기 트렌치(15)의 상측 모서리 근처의 반도체 기판(10)의 부분(10a)이 상기 트렌치(15)를 향해 라운딩(rounding)되지 않고 날카롭게 돌출한 형태를 갖는다.However, the oxide film 17 is grown on the etching surface of the exposed semiconductor substrate 10 in the trench 15 by performing the dry oxidation process only once at a temperature of 800 to 1000 ° C. In this case, the portion 10a of the semiconductor substrate 10 near the upper edge of the trench 15 may have a shape that protrudes sharply without being rounded toward the trench 15.

이로써, 상기 액티브 영역의 반도체 기판(10) 상에 모스 트랜지스터(도시 안됨)를 형성시키고 상기 모스 트랜지스터의 게이트와 소스/드레인에 각각 해당 전압을 인가하면, 상기 부분(10a)에서의 전계 집중이 심각하게 발생한다. 이는 상기 모스 트랜지스터의 누설 전류를 증가시키고 나아가 반도체 소자의 전기적 특성을 악화시키는 결과를 가져온다.Thus, when a MOS transistor (not shown) is formed on the semiconductor substrate 10 in the active region and a corresponding voltage is applied to the gate and the source / drain of the MOS transistor, the electric field concentration in the portion 10a is serious. Occurs. This increases the leakage current of the MOS transistor and further results in worsening the electrical characteristics of the semiconductor device.

따라서, 본 발명의 목적은 트렌치에서의 누설 전류를 저감시킴으로써 반도체 소자의 전기적 특성을 향상시키는데 있다.Accordingly, an object of the present invention is to improve the electrical characteristics of a semiconductor device by reducing leakage current in the trench.

본 발명의 다른 목적은 트렌치의 상측 모서리 근처의 반도체 기판 부분을 라운딩 형태로 형성시킴으로써 전계 집중을 억제시키는데 있다.
Another object of the present invention is to suppress electric field concentration by forming a portion of the semiconductor substrate near the upper edge of the trench in a rounded form.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 The semiconductor device manufacturing method according to the present invention for achieving the above object is                     

반도체 기판의 일면 상에 희생막 및 하드 마스크층을 형성시키는 단계; 상기 반도체 기판의 필드 영역에 상기 희생막 및 상기 하드 마스크층의 제 1 개구부를 형성시킴으로써 상기 제 1 개구부 내의 반도체 기판의 표면을 노출시키는 단계; 상기 하드 마스크층을 식각마스크로 이용하여 상기 노출된 반도체 기판에 트렌치를 형성시키는 단계; 및 상기 트렌치의 식각면에 산화막을 형성시킴으로써 상기 트렌치의 모서리 근처의 상기 반도체 기판의 부분을 라운딩 형태로 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a sacrificial film and a hard mask layer on one surface of the semiconductor substrate; Exposing a surface of the semiconductor substrate in the first opening by forming first openings in the sacrificial film and the hard mask layer in the field region of the semiconductor substrate; Forming a trench in the exposed semiconductor substrate using the hard mask layer as an etching mask; And forming a portion of the semiconductor substrate near an edge of the trench in a rounded shape by forming an oxide film on an etching surface of the trench.

바람직하게는, 상기 트렌치의 식각면에 상기 산화막을 형성시키는 단계는Preferably, the step of forming the oxide film on the etching surface of the trench

상기 트렌치의 식각면을 고온 및 건식 산화공정으로 산화시키는 단계; 및Oxidizing the etching surface of the trench by a high temperature and a dry oxidation process; And

상기 트렌치의 식각면을 저온 및 습식 산화공정으로 산화시키는 단계를 포함할 수 있다.It may include the step of oxidizing the etching surface of the trench by a low temperature and wet oxidation process.

바람직하게는, 상기 고온 및 건식 산화공정을 1050~1100℃의 온도에서 실시함으로써 제 1 산화막을 형성시킬 수가 있다.Preferably, the first oxide film can be formed by performing the high temperature and dry oxidation process at a temperature of 1050 to 1100 ° C.

바람직하게는, 상기 저온 및 습식 산화공정을 750~850℃의 온도에서 실시함으로써 제 2 산화막을 형성시킬 수 있다.Preferably, the second oxide film may be formed by performing the low temperature and wet oxidation process at a temperature of 750 to 850 ° C.

바람직하게는, 상기 제 1 산화막을 150~200Å의 두께로 형성시키고, 상기 제 2 산화막을 150~200Å의 두께로 형성시킬 수 있다.Preferably, the first oxide film may be formed to a thickness of 150 to 200 kPa, and the second oxide film may be formed to a thickness of 150 to 200 kPa.

바람직하게는, 상기 산화막의 형성 전에 상기 식각면을 중수소 어닐링시킬 수 있다.
Preferably, the etching surface may be deuterium annealed before formation of the oxide film.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 5를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(30)의 일면, 예를 들어 반도체 소자를 형성하기 위한 상기 반도체 기판(30)의 전면(前面) 상에 고온 열산화공정에 의해 희생막으로서 산화막(31)을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 산화막(31) 상에 저압 화학기상증착공정에 의해 하드 마스크층으로서 질화막(33)을 600∼1500Å의 두께로 적층시킨다. 상기 산화막(31)은 상기 반도체 기판(30)과 상기 질화막(33)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(33)은 트렌치(35)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학기계연마(Chemical Mechanical Polishing) 공정에서 식각 정지막으로서의 역할도 담당한다.Referring to FIG. 5, first, sacrifice is performed on a surface of a semiconductor substrate 30 such as a single crystal silicon substrate, for example, by a high temperature thermal oxidation process on a front surface of the semiconductor substrate 30 for forming a semiconductor device. As the film, the oxide film 31 is grown to a thickness of 40 to 150 kPa. Subsequently, the nitride film 33 is laminated on the oxide film 31 by a low pressure chemical vapor deposition step as a hard mask layer at a thickness of 600 to 1500 kPa. The oxide film 31 is used to relieve stress between the semiconductor substrate 30 and the nitride film 33. The nitride film 33 is used as an etch mask layer in the formation of the trench 35 and also serves as an etch stop film in a subsequent chemical mechanical polishing process.

그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(30)의 필드 영역에 창이 위치한 감광막(도시 안됨)의 패턴을 상기 반도체 기판(30)의 액티브 영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 창 내의 질화막(33)과 산화막(31)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각시킴으로써 상기 반도체 기판(30)의 필드영역을 노출시킨다. 따라서, 상기 질화막(33)과 산화막(31)의 개구부(34)가 형성된다. 이후, 상기 감광막의 패턴을 제거시킨다. 여기서, 상기 개구부(34)는 도 1의 개구부(14)와 동일하다. Then, a pattern of a photoresist film (not shown) in which a window is located in the field region of the semiconductor substrate 30 is formed on the active region of the semiconductor substrate 30 by using a photolithography process, and the pattern of the photoresist film is an etch mask. The semiconductor substrate 30 may be completely etched by using a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching (RIE) process, by using a nitride film 33 and an oxide film 31 in the window. Expose the field area of. Thus, the openings 34 of the nitride film 33 and the oxide film 31 are formed. Thereafter, the pattern of the photosensitive film is removed. Here, the opening 34 is the same as the opening 14 of FIG. 1.

이어서, 상기 질화막(33)을 식각 마스크층으로 이용하여 상기 개구부(34) 내 의 노출된 반도체 기판(30)을 반응성 이온 에칭 공정에 의해 트렌치(35)를 위한 깊이, 예를 들어 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 상기 반도체 기판(30)의 필드영역에 트렌치(35)가 형성된다.Subsequently, using the nitride film 33 as an etching mask layer, the exposed semiconductor substrate 30 in the opening 34 is shallow for the trench 35 by a reactive ion etching process. Etch to depth. Thus, the trench 35 is formed in the field region of the semiconductor substrate 30.

도 6을 참조하면, 상기 트렌치(35)의 형성이 완료되고 나면, 상기 질화막(33)을 마스크로 이용하여 상기 트렌치(35)의 노출된 식각면에 제 1 산화막(37)을 성장시킨다. 이때, 상기 제 1 산화막(37)을 건식 산화공정에 의해 고온, 예를 들어 1050~1100℃의 온도에서 150~200Å의 두께로 성장시킨다.Referring to FIG. 6, after the formation of the trench 35 is completed, the first oxide layer 37 is grown on the exposed etching surface of the trench 35 using the nitride layer 33 as a mask. At this time, the first oxide film 37 is grown to a thickness of 150 to 200 kPa at a high temperature, for example, from 1050 to 1100 ° C. by a dry oxidation process.

한편, 상기 제 1 산화막(37)을 성장시키기 전에 상기 트렌치(35)의 노출된 식각면을 예를 들어 중수소(duterium) 어닐링에 의해 500~600℃의 온도에서 20분 정도 처리시켜주는 것이 바람직하다. 이는 상기 식각면 표면의 불순물을 제거시켜주고 아울러 상기 제 1 산화막(37)의 산화율을 일정하게 유지하여 상기 제 1 산화막(37)의 막 두께를 균일하게 해주기 위함이다.Meanwhile, before the first oxide layer 37 is grown, it is preferable to treat the exposed etching surface of the trench 35 at a temperature of 500 to 600 ° C. by, for example, deuterium annealing. . This is to remove impurities on the surface of the etching surface and to keep the oxidation rate of the first oxide film 37 constant so as to make the film thickness of the first oxide film 37 uniform.

도 7을 참조하면, 상기 제 1 산화막(37)의 형성이 완료되고 나면, 계속하여 상기 질화막(33)을 마스크로 이용하여 상기 제 1 산화막(37) 상에 제 2 산화막(39)을 성장시킨다. 여기서, 상기 제 2 산화막(39)의 상측부가 라운딩 형태로 이룬다. 이때, 상기 제 2 산화막(39)을 습식 산화공정에 의해 저온, 예를 들어 750~850℃의 온도에서 150~200Å의 두께로 성장시키는 것이 바람직하다.Referring to FIG. 7, after the formation of the first oxide film 37 is completed, the second oxide film 39 is grown on the first oxide film 37 using the nitride film 33 as a mask. . Here, the upper portion of the second oxide film 39 is rounded. At this time, it is preferable to grow the second oxide film 39 to a thickness of 150 to 200 kPa at a low temperature, for example, at a temperature of 750 to 850 ° C by a wet oxidation process.

따라서, 본 발명은 도 6 및 도 7에 도시된 바와 같이, 고온과 저온의 산화공정 순서로 연속적으로 산화공정을 실시하여 상기 트렌치(35)의 상측 모서리 근처의 반도체 기판(30)의 부분(30a)과 함께 상기 트렌치(35)의 하측 모서리 근처의 반도 체 기판(30)의 부분(30b)을 라운딩 형태로 만들어준다. 이는 후속의 공정에 의해 상기 반도체 기판(30)의 액티브 영역에 모스 트랜지스터를 형성하였을 때 상기 부분(30a)에서의 전계 집중을 상당히 완화시켜줄 수 있다. 따라서, 본 발명은 상기 트렌치(35)에서의 누설 전류를 저감시키므로 반도체 소자의 전기적 특성을 향상시킬 수가 있다.Thus, the present invention, as shown in Figures 6 and 7, by performing the oxidation process in the order of the high and low temperature oxidation process in sequence to the portion 30a of the semiconductor substrate 30 near the upper edge of the trench 35 ) And the portion 30b of the semiconductor substrate 30 near the lower edge of the trench 35 is rounded. This can significantly alleviate the electric field concentration in the portion 30a when the MOS transistor is formed in the active region of the semiconductor substrate 30 by a subsequent process. Therefore, the present invention can reduce the leakage current in the trench 35, thereby improving the electrical characteristics of the semiconductor device.

도 8을 참조하면, 상기 트렌치(35) 내에 아이솔레이션용 산화막(41)을 충분히 매립시킬 수 있는 두께로 상기 결과 구조의 반도체 기판(30) 상에 적층시킨 후 상기 산화막(41)을 화학기계연마공정에 의해 상기 질화막(33)에 평탄화시킨다. 따라서, 상기 트렌치(35) 내에만 상기 산화막(41)이 존재하고 상기 트렌치(35) 외측의 질화막(33) 상에는 상기 산화막(41)이 잔존하지 않는다.Referring to FIG. 8, the oxide film 41 is deposited on the semiconductor substrate 30 of the resultant structure at a thickness sufficient to sufficiently fill the isolation oxide film 41 in the trench 35. By this, the nitride film 33 is planarized. Therefore, the oxide film 41 exists only in the trench 35, and the oxide film 41 does not remain on the nitride film 33 outside the trench 35.

여기서, 상기 산화막(41)은 반도체 소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학기상증착 공정이나 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층될 수 있다. 상기 트렌치(35) 내의 산화막(41)에는 빈 공간, 즉 보이드(Void)가 존재하지 않는 것이 바람직하다.Here, the oxide layer 41 is somewhat different depending on the design rule of the semiconductor device, but the ozone-tetra orthosilicate glass (TEOS) atmospheric chemical vapor deposition process or plasma enhanced chemical vapor deposition (Plasma Enhanced Chemical Vapor Deposition): PECVD) or High Density Plasma Chemical Vapor Deposition (HDP CVD) process. In the oxide film 41 in the trench 35, it is preferable that no empty space, ie, void, exist.

이후, 상기 산화막(41)을 고온 열처리공정에 의해 치밀화시킨다. 이는 상기 산화막(41)의 절연 특성을 강화시켜서 누설 전류의 증가를 억제시키기 위함이다. 그런 다음, 도면에 도시하지 않았으나, 상기 질화막(33)을 인산 용액을 이용한 습식 식각공정에 의해 제거시키고 나서 상기 산화막(31)을 산화막의 식각 용액을 이 용한 등방성 습식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(30)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 STI 공정이 완료된다.Thereafter, the oxide film 41 is densified by a high temperature heat treatment process. This is to suppress the increase of the leakage current by enhancing the insulating characteristics of the oxide film 41. Then, although not shown in the figure, the nitride film 33 is removed by a wet etching process using a phosphoric acid solution, and then the oxide film 31 is removed by an isotropic wet etching process using an etching solution of an oxide film. The surface of the active region of the substrate 30 is exposed. Thus, the STI process of the present invention is completed.

따라서, 본 발명은 트렌치의 식각면에 고온 및 건식 산화공정과 저온 및 습식 산화공정을 차례로 실시함으로써 상기 트렌치의 상측 모서리와 하측 모서리 근처의 반도체 기판을 라운딩 형태로 만들어줄 수 있다. 이는 상기 트렌치의 모서리 부분에서의 전계 집중을 완화시킬 수가 있으므로 상기 트렌치에서의 누설전류를 저감시키고, 나아가 상기 액티브 영역에 형성될 반도체 소자의 전기적 특성을 향상시킬 수가 있다.
Therefore, according to the present invention, the semiconductor substrates near the upper and lower edges of the trench may be rounded by sequentially performing a high temperature and dry oxidation process and a low temperature and wet oxidation process on the etching surface of the trench. This can alleviate the concentration of the electric field in the corner portion of the trench, thereby reducing the leakage current in the trench and further improving the electrical characteristics of the semiconductor device to be formed in the active region.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 필드 영역에 트렌치를 형성시킨 다음 상기 트렌치의 식각면에 고온 및 건식 산화공정과 저온 및 습식 산화공정을 차례로 실시하여 상기 트렌치의 상측 모서리와 하측 모서리 근처의 반도체 기판의 부분을 라운딩 형태로 만들어준다. 이후 상기 트렌치에 갭 필링용 산화막을 매립시킨다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a trench is formed in a field region of a semiconductor substrate, and then a high temperature and dry oxidation process and a low temperature and wet oxidation process are sequentially performed on the etching surface of the trench. The part of the semiconductor substrate near the upper and lower edges of the trench is rounded. Thereafter, an oxide film for gap filling is embedded in the trench.

따라서, 본 발명은 상기 트렌치의 상측 모서리와 하측 모서리 근처에서의 전계 집중을 완화시키고 나아가 상기 트렌치의 누설 전류를 저감시킬 수 있다. 이는 상기 반도체 기판의 액티브 영역에 형성될 반도체 소자의 전기적 특성을 향상시킬 수가 있다.Therefore, the present invention can alleviate electric field concentration near upper and lower edges of the trench and further reduce leakage current of the trench. This can improve the electrical characteristics of the semiconductor device to be formed in the active region of the semiconductor substrate.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으 며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.Meanwhile, the present invention is not limited to the contents described in the drawings and the detailed description, and various modifications may be made without departing from the spirit of the present invention, which is obvious to those skilled in the art. to be.

Claims (7)

반도체 기판 위에 희생막 및 하드 마스크층을 차례로 적층시키는 단계;Sequentially depositing a sacrificial film and a hard mask layer on the semiconductor substrate; 상기 반도체 기판의 필드 영역에 상기 희생막 및 상기 하드 마스크층의 제 1 개구부를 형성시킴으로써 상기 제 1 개구부 내의 반도체 기판의 표면을 노출시키는 단계;Exposing a surface of the semiconductor substrate in the first opening by forming first openings in the sacrificial film and the hard mask layer in the field region of the semiconductor substrate; 상기 하드 마스크층을 식각마스크로 이용하여 상기 노출된 반도체 기판에 트렌치를 형성시키는 단계; 및Forming a trench in the exposed semiconductor substrate using the hard mask layer as an etching mask; And 상기 트렌치의 식각면에 건식 산화공정을 통하여 제1 산화막을 형성하고, 상기 제1 산화막 위에 습식 산화공정을 통하여 제2 산화막을 형성함으로써 상기 트렌치의 모서리 근처의 상기 반도체 기판의 부분을 라운딩 형태로 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.Forming a first oxide film on the etching surface of the trench through a dry oxidation process, and forming a second oxide film on the first oxide film through a wet oxidation process to form a portion of the semiconductor substrate near a corner of the trench in a round shape Method of manufacturing a semiconductor device comprising the step of. 제 1 항에 있어서, 상기 트렌치의 식각면에 상기 제1 산화막 및 상기 제2 산화막을 형성키는 단계는,The method of claim 1, wherein the forming of the first oxide layer and the second oxide layer on the etching surface of the trench comprises: 상기 제1 산화막을 750℃ 내지 850℃의 저온에서 습식 산화공정으로 산화시키는 단계;Oxidizing the first oxide film by a wet oxidation process at a low temperature of 750 ° C to 850 ° C; 상기 제2 산화막을 1050℃ 내지 1100℃의 고온에서 건식 산화공정으로 산화시키는 단계를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of oxidizing the second oxide film in a dry oxidation process at a high temperature of 1050 ℃ to 1100 ℃. 삭제delete 삭제delete 제 1 항에 있어서, 상기 제 1 산화막을 150~200Å의 두께로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein the first oxide film is formed to a thickness of 150 to 200 kPa. 제 1 항에 있어서, 상기 제 2 산화막을 150~200Å의 두께로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein the second oxide film is formed to a thickness of 150 to 200 kPa. 제 1 항에 있어서, 상기 제1 산화막의 형성 전에 상기 식각면을 중수소 어닐링시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the etching surface is deuterium annealed before formation of the first oxide film.
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