KR100514529B1 - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 상기 트렌치 내의 노출된 반도체 기판의 식각면에 라이너 산화막을 형성시키고, 상기 라이너 산화막을 H2O2 용액 등으로 표면 처리시키고, 상기 트렌치 내에 갭 필링용 산화막을 채운다.The present invention discloses a method for manufacturing a semiconductor device. According to this, a trench is formed in an isolation region of the semiconductor substrate, a liner oxide film is formed on an etched surface of the exposed semiconductor substrate in the trench, the liner oxide film is surface treated with an H 2 O 2 solution or the like, and a gap is formed in the trench. Fill the oxide for peeling.
따라서, 본 발명은 상기 라이너 산화막을 세정한 후에 상기 트렌치에 상기 갭 필링용 채우므로 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있다.Therefore, the present invention can improve the reliability of the shallow trench isolation process since the trench fills the trenches after the liner oxide film is cleaned.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로 더욱 상세하게는, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정에서 트렌치 내에 산화막을 채우면서 트렌치 내에서의 보이드(void) 생성을 방지하도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to fabricating a semiconductor device to prevent voids in a trench while filling an oxide film in a trench in a shallow trench isolation process. It is about a method.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로서 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, 상기 LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없다. 그러므로, 이들 기술들은 반도체 소자의 고집적화에 한계가 있을 뿐만 아니라 실리콘 기판의 액티브 영역과 아이솔레이션 영역 사이의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 하는 문제점을 갖고 있다.In general, LOCOS (Local Oxidation of Silicon) technology has been used as an isolation technology for semiconductor devices. Since then, new isolation technologies have been actively developed to compensate for the shortcomings of the LOCOS technology, and among them, technologies such as Poly Buffer LOCOS (PBL) and Recessed LOCOS (R-LOCOS) have been widely used. These techniques are not only complicated in the process but also fundamentally prevent the Bird's Beak, which leads to the erosion of the channel region by the silicon oxide film. Therefore, these technologies not only have a limitation on high integration of semiconductor devices, but also have a problem that a planarization process must be subsequently performed to reduce the surface level difference between the active and isolation regions of the silicon substrate.
최근에는 이러한 문제점을 개선할 수 있는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.In recent years, shallow trench isolation (STI) processes have been introduced to address this problem. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 홈 형상의 트렌치를 형성하고, 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막과 같은 절연막을 채우고, 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마시킴으로써 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 상기 실리콘 기판의 트렌치 내에만 산화막이 형성된다.The shallow trench isolation process forms a trench in the isolation region of the silicon substrate, fills an insulating film such as an oxide film in the trench by a gap filling process, and chemically polishes the oxide film. : CMP) to planarize the oxide film and the silicon substrate in the trench. Therefore, the oxide film is formed only in the trenches of the silicon substrate.
상기 트렌치 내의 산화막은 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정 또는 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정에 의해 증착되거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정에 의해 증착된다.The oxide layer in the trench may have an O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or a Subatmospheric Pressure Chemical Chemical (CVD) process having good gap filling and planarization characteristics. Deposition by a Vapor Deposition (SACVD) process or by a High Density Plasma Chemical Vapor Deposition (HDP CVD) process or a plasma enhanced chemical vapor deposition (PECVD) process.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1 및 도 2a 내지 도 2c에 도시된 바와 같이, 트렌치(trench) 형성 단계(S1)에서 실리콘 기판(10)의 전면에 희생 산화막(11)과 하드마스크인 질화막(13)을 순차적으로 형성시키고, 상기 실리콘 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다. 라이너(liner) 형성 단계(S2)에서 상기 트렌치(15)의 식각면에 라이너 산화막(17)을 성장시킨다. 갭 필링 단계(S3)에서 상기 트렌치(15) 내의 라이너 산화막(17) 뿐만 아니라 상기 실리콘 기판(10)의 액티브 영역 상에도 산화막(19)을 두껍게 증착시킴으로써 상기 트렌치(15)를 갭 필링시킨다. 세정 단계(S4)에서 상기 산화막(19) 내의 불순물을 식각공정에 의해 제거시킴으로써 상기 산화막(19)을 세정시킨다. 치밀화 단계(S5)에서 상기 산화막(19)을 열처리공정에 의해 열처리시킴으로써 상기 산화막(19)을 치밀화시킨다. 평탄화 단계(S6)에서 상기 산화막(19)을 화학적 기계적 연마(chemical mechanical polish: CMP) 공정에 의해 상기 산화막(19)의 표면을 평탄화시킨다.In the conventional shallow trench isolation process, as shown in FIGS. 1 and 2A to 2C, a nitride film, which is a sacrificial oxide film 11 and a hard mask, is formed on the entire surface of the silicon substrate 10 in the trench formation step S1. 13 is sequentially formed, and the trenches 15 are formed in the isolation region of the silicon substrate 10. In the liner forming step S2, the liner oxide layer 17 is grown on the etching surface of the trench 15. In the gap filling step S3, the trench 15 is gap filled by thickly depositing the oxide film 19 not only on the liner oxide layer 17 in the trench 15 but also on the active region of the silicon substrate 10. In the cleaning step S4, the oxide film 19 is cleaned by removing impurities in the oxide film 19 by an etching process. In the densification step (S5), the oxide film 19 is densified by heat-treating the oxide film 19 by a heat treatment process. In the planarization step S6, the surface of the oxide film 19 is planarized by a chemical mechanical polish (CMP) process.
그런데, 상기 산화막(19)은 통상적으로 O3-TEOS APCVD 공정에 의해 증착되므로 상기 산화막(19)의 증착 반응이 상기 라이너 산화막(17)과의 표면 반응에 의존하여 가변될 수 있다. 즉, 상기 라이너 산화막(17)의 표면에 잔류하는 "Si-H"기의 분포도에 따라 상기 산화막(19)의 갭 필링 능력이 달라진다.However, since the oxide film 19 is typically deposited by an O 3 -TEOS APCVD process, the deposition reaction of the oxide film 19 may vary depending on the surface reaction with the liner oxide film 17. That is, the gap filling capability of the oxide film 19 varies depending on the distribution of "Si-H" groups remaining on the surface of the liner oxide film 17.
그러나, 종래에는 상기 라이너 산화막(17)의 표면에 잔류하는 "Si-H"기의 분포도가 상당히 높음에도 불구하고 상기 라이너 산화막(17)의 표면을 아무런 세정 처리 없이 상기 산화막(19)의 증착을 진행시켜왔다. 그 결과, 상기 산화막(19)의 갭 필링 능력이 저하되므로 상기 트렌치(15) 내의 산화막(19)에 보이드(void)라고 부르는 빈 공간이 발생하기 쉽다. 이는 상기 실리콘 기판(10)의 액티브 영역에 형성될 반도체 소자, 예를 들어 트랜지스터의 누설전류를 증가시키는, 상기 산화막(19)의 아이솔레이션 특성 저하를 가져온다. 결국, 종래의 샐로우 트렌치 아이솔레이션 공정의 신뢰성이 저하되고 나아가 반도체 소자의 고집적화에 대한 샐로우 트렌치 아이솔레이션의 한계가 있다.However, although the distribution of the "Si-H" groups remaining on the surface of the liner oxide film 17 is considerably high, the deposition of the oxide film 19 is performed without any cleaning treatment on the surface of the liner oxide film 17. I have progressed. As a result, since the gap filling capability of the oxide film 19 is lowered, an empty space called void is likely to occur in the oxide film 19 in the trench 15. This results in a degradation of the isolation characteristics of the oxide film 19, which increases the leakage current of the semiconductor device, for example, a transistor to be formed in the active region of the silicon substrate 10. As a result, the reliability of the conventional shallow trench isolation process is reduced, and further, there is a limit of the shallow trench isolation for high integration of semiconductor devices.
따라서, 본 발명의 목적은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키는데 있다.Accordingly, it is an object of the present invention to improve the reliability of the shallow trench isolation process.
본 발명의 다른 목적은 트렌치에 산화막을 채우면서도 상기 산화막에서의 보이드 생성을 방지하는데 있다.Another object of the present invention is to prevent the generation of voids in the oxide film while filling the oxide film in the trench.
본 발명의 또 다른 목적은 트렌치 내의 산화막의 아이솔레이션 특성을 향상시키는데 있다. Another object of the present invention is to improve the isolation characteristics of the oxide film in the trench.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 아이솔레이션 영역에 원하는 깊이의 트렌치를 형성시키는 단계; 상기 트렌치 내의 노출된 실리콘 기판의 표면에 라이너 산화막을 형성시키는 단계; 상기 라이너 산화막을 H2O2 용액으로 표면 처리시키는 단계 및 상기 트렌치 내에 갭 필링용 절연막을 채우는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a trench of a desired depth in the isolation region of the semiconductor substrate; Forming a liner oxide film on a surface of the exposed silicon substrate in the trench; And surface treating the liner oxide layer with a H 2 O 2 solution and filling an insulating film for gap filling in the trench.
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바람직하게는, 상기 표면 처리는 10~120초 동안 진행할 수 있다.Preferably, the surface treatment may proceed for 10 to 120 seconds.
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바람직하게는, 상기 표면 처리는 상온에서 진행할 수 있다.Preferably, the surface treatment may proceed at room temperature.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성을 가지며 또한 동일한 작용을 수행하는 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure as the conventional part, and performs the same action.
도 3은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 플로우차트이고, 도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 설명의 편의상 도 3 및 도 4a 내지 도 4d를 연관하여 본 발명에 의한 반도체 소자의 제조 방법을 설명하기로 한다.3 is a flowchart illustrating a method of manufacturing a semiconductor device according to the present invention, and FIGS. 4A to 4D are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention. For convenience of description, a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 3 and 4A to 4D.
도 4a에 도시된 바와 같이, 단계(S11) 및 단계(S12)를 진행한다. 즉, 단결정 실리콘 기판과 같은 반도체 기판(10)의 전면(前面) 상에 고온 열 산화 공정에 의해 희생막으로서 패드 산화막(11)을 일 예로 40Å∼150Å의 두께로 성장시킨 후 화학 기상 증착 공정을 이용하여 상기 패드 산화막(11) 상에 질화막(13)을 일 예로 600∼1500Å의 두께로 증착시킨다. 여기서, 상기 패드 산화막(11)은 상기 반도체 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 트렌치(15)의 형성 때 하드마스크층으로서 사용되며 후속의 화학적 기계적 연마(CMP) 공정에서 식각 정지막의 역할도 담당한다.As shown in FIG. 4A, step S11 and step S12 are performed. That is, after the pad oxide film 11 is grown to a thickness of, for example, 40 kPa to 150 kPa as a sacrificial film on a front surface of the semiconductor substrate 10 such as a single crystal silicon substrate, the chemical vapor deposition process is performed. For example, the nitride film 13 is deposited on the pad oxide film 11 to a thickness of, for example, 600 to 1500 mW. Here, the pad oxide film 11 is to relieve stress of the semiconductor substrate 10 and the nitride film 13. The nitride film 13 is used as a hard mask layer in the formation of the trench 15 and also serves as an etch stop film in a subsequent chemical mechanical polishing (CMP) process.
그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 아이솔레이션 영역의 질화막(13) 및 패드 산화막(11)을 식각시킴으로써 그 아래의 반도체 기판(10)을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 노출된 반도체 기판(10)을 원하는 깊이, 예를 들어 3000Å 정도의 얕은 깊이만큼 식각시킴으로써 상기 반도체 기판(10)의 아이솔레이션 영역에 트렌치(15)를 형성시킨다.Then, the nitride film 13 and the pad oxide film 11 in the isolation region of the semiconductor substrate 10 are etched using a photolithography process to expose the semiconductor substrate 10 below. Subsequently, by using the nitride film 13 as an etching mask layer, the exposed semiconductor substrate 10 is etched to a desired depth, for example, a shallow depth of about 3000 mm, to form a trench 15 in the isolation region of the semiconductor substrate 10. ).
단계(S12)에서 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 라이너 산화막(17)을 예를 들어 900~1000℃의 온도에서 100∼150Å의 두께로 성장시킨다. 이는 상기 반도체 기판(10)의 식각면에서의 식각 손상을 완화시켜주기 위함이다.In step S12, the liner oxide film 17 is etched to an etching surface of the exposed semiconductor substrate 10 in the trench 15 to a thickness of 100 to 150 kPa at a temperature of 900 to 1000 ° C., for example, using a thermal oxidation process. To grow. This is to alleviate the etching damage in the etching surface of the semiconductor substrate 10.
이때, 상기 라이너 산화막(17)의 표면에는 잔류하는 "Si-H"기가 상당히 많이 분포하므로 절연막(19)의 증착 이전에 상기 라이너 산화막(17)의 표면을 처리하여 주는 것이 필요하다. 이는 상기 절연막(19)의 갭 필링 능력을 극대화시킴으로써 아이솔레이션 특성을 향상시키기 위함이다.At this time, since a large amount of remaining "Si-H" groups are distributed on the surface of the liner oxide layer 17, it is necessary to treat the surface of the liner oxide layer 17 before deposition of the insulating layer 19. This is to improve the isolation characteristics by maximizing the gap filling capability of the insulating film 19.
도 4b에 도시된 바와 같이, 단계(S13)에서 상기 라이너 산화막(17)을 표면처리시킨다. 이를 좀 더 상세히 언급하면, 상기 반도체 기판(10)을 반응 용기(30) 내의 표면 처리 용액, 예를 들어 상온의 H2O2 용액(31)에 넣어 10~120초 동안 상기 라이너 산화막(17)의 표면을 세정시킨다.As shown in FIG. 4B, the liner oxide layer 17 is surface treated in step S13. In more detail, the semiconductor substrate 10 is placed in a surface treatment solution in the reaction vessel 30, for example, a H 2 O 2 solution 31 at room temperature, for 10 to 120 seconds. Clean the surface.
따라서, 상기 라이너 산화막(17)의 표면에는 산화 환원 반응에 의해 OH-기와 H+이온이 함께 존재하는데, 이러한 이온은 불안정한 화합물을 안정한 화합물로 결합시킬 수 있고, 또한 상기 라이너 산화막(17)의 표면에 잔류하는 "Si-H"기의 분포도를 떨어뜨린다. 그 결과, 상기 절연막(19)의 갭 필링 능력이 향상될 수 있다.Accordingly, OH − groups and H + ions are present on the surface of the liner oxide layer 17 by a redox reaction, and these ions may bind an unstable compound to a stable compound, and also the surface of the liner oxide layer 17. The distribution degree of the "Si-H" group which remain | survives in is dropped. As a result, the gap filling capability of the insulating film 19 can be improved.
도 4c에 도시된 바와 같이, 단계(S14) 내지 단계(S16)를 진행한다. 즉, 단계(S14)에서 상압 화학 기상 증착 공정(APCVD)이나 서브 상압 화학 기상 증착(SACVD) 공정 등을 이용하여 상기 반도체 기판(10)의 전면에 O3-TEOS 산화막 등과 같은 절연막(19)을 두껍게 증착시킴으로써 상기 트렌치(15) 내에 상기 절연막(19)을 채운다. 이때, 상기 절연막(19)의 하부막인 라이너 산화막(17)이 도 4b의 H2O2 용액(31)에 의해 미리 화학적으로 표면 처리되었기 때문에 상기 라이너 산화막(17)의 표면에 존재하는 OH-기와 H+이온이 불안정한 화합물을 안정한 화합물로 결합시키고 상기 라이너 산화막(17)에 잔류하는 "Si-H"기의 분포도를 떨어뜨린다. 따라서, 상기 트렌치(15)에 채워진 절연막(19) 내에는 보이드가 생성되지 않으므로 상기 절연막(19)의 갭 필링 능력이 향상될 수 있다. 이는 상기 반도체 기판(10)의 액티브 영역에 형성될 반도체 소자, 예를 들어 트랜지스터의 누설전류를 저감시키는, 상기 절연막(19)의 아이솔레이션 특성 향상을 가져온다. 결국, 본 발명은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 나아가 반도체 소자의 고집적화 한계를 극복할 수 있다.As shown in FIG. 4C, steps S14 to S16 are performed. That is, in step S14, an insulating film 19, such as an O 3 -TEOS oxide film or the like, is formed on the entire surface of the semiconductor substrate 10 by using an atmospheric chemical vapor deposition process (APCVD) or a sub atmospheric pressure chemical vapor deposition (SACVD) process. By depositing thickly, the insulating film 19 is filled in the trench 15. At this time, since the liner oxide film 17, which is a lower film of the insulating film 19, has been chemically surface treated by the H 2 O 2 solution 31 of FIG. 4B, OH − present on the surface of the liner oxide film 17. A group and a compound having unstable H + ions are bonded to a stable compound, and the distribution of "Si-H" groups remaining in the liner oxide film 17 is reduced. Therefore, since no void is generated in the insulating film 19 filled in the trench 15, the gap filling capability of the insulating film 19 may be improved. This brings about an improvement in the isolation characteristics of the insulating film 19, which reduces the leakage current of the semiconductor element, for example, a transistor, to be formed in the active region of the semiconductor substrate 10. As a result, the present invention can improve the reliability of the shallow trench isolation process and further overcome the high integration limit of the semiconductor device.
한편, 상기 상압 화학 기상 증착(APCVD) 공정이나 상기 서브 상압 화학 기상 증착(SACVD) 공정 대신에 플라즈마 강화 화학 기상 증착(PECVD) 공정이나 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정을 이용하여 상기 절연막(19)을 증착하는 것도 가능하다.The insulating film 19 may be formed using a plasma enhanced chemical vapor deposition (PECVD) process or a high density plasma chemical vapor deposition (HDPCVD) process instead of the atmospheric pressure chemical vapor deposition (APCVD) process or the sub atmospheric pressure chemical vapor deposition (SACVD) process. It is also possible to deposit).
단계(S15)에서 상기 절연막(19)을 식각공정에 의해 임의의 두께만큼 식각시킴으로써 상기 절연막(19) 내의 불순물을 제거시켜준다. 따라서, 상기 절연막(19)이 세정될 수 있다. 단계(S16)에서 상기 절연막(19)을 고온 열처리공정에 의해 치밀화시킨다. In step S15, the insulating film 19 is etched to a predetermined thickness by an etching process to remove impurities in the insulating film 19. Thus, the insulating film 19 can be cleaned. In step S16, the insulating film 19 is densified by a high temperature heat treatment process.
도 4d에 도시된 바와 같이, 단계(S17)에서 화학적 기계적 연마 공정 또는 에치백(etch back) 공정을 이용하여 상기 절연막(19)을 도 4c의 질화막(13)에 평탄화시킴으로써 상기 트렌치(15) 외측의 질화막(13) 상에 있던 절연막(19)을 모두 제거시키고 상기 트렌치(15)에만 상기 절연막(19)을 남긴다.As shown in FIG. 4D, in step S17, the insulating film 19 is planarized to the nitride film 13 of FIG. 4C by using a chemical mechanical polishing process or an etch back process, thereby forming the outer side of the trench 15. All the insulating films 19 on the nitride film 13 are removed, and the insulating film 19 is left in the trench 15 only.
마지막으로, 상기 절연막(19)의 표면을 낮추기 위해 상기 절연막(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 완전히 식각시킴으로써 상기 질화막(13) 아래의 패드 산화막(11)을 노출시킨다. 그 다음에 상기 패드 산화막(11)을 불산 용액으로 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.Finally, in order to lower the surface of the insulating film 19, the pad oxide film under the nitride film 13 may be wet-etched by a predetermined thickness with a hydrofluoric acid solution and completely etched with the phosphoric acid solution. 11). The pad oxide film 11 is then etched with a hydrofluoric acid solution to expose the active region of the semiconductor substrate 10. Thus, the shallow trench isolation process of the present invention is completed.
따라서, 본 발명은 트렌치에 보이드의 생성 없이 절연막을 채울 수가 있으므로 갭 필 능력을 향상시킬 수 있다. 이는 상기 트렌치 내의 절연막의 아이솔레이션 특성을 향상시키고 나아가 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수 있다. 그 결과, 상기 반도체 기판의 액티브 영역에 형성될 반도체 소자, 예를 들어 트랜지스터의 누설전류를 저감시킬 수 있으므로 반도체 소자의 고집적화에 대한 샐로우 트렌치 아이솔레이션의 한계를 극복할 수 있다.Therefore, the present invention can fill the insulating film without generating voids in the trench, thereby improving the gap fill capability. This can improve the isolation characteristics of the insulating film in the trench and further improve the reliability of the shallow trench isolation process. As a result, it is possible to reduce the leakage current of the semiconductor device, for example, a transistor to be formed in the active region of the semiconductor substrate, thereby overcoming the limitation of shallow trench isolation for high integration of the semiconductor device.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 상기 트렌치 내의 노출된 반도체 기판의 식각면에 라이너 산화막을 형성시키고, 상기 라이너 산화막을 H2O2 용액 등으로 표면 처리시키고, 상기 트렌치 내에 갭 필링용 절연막을 채운다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a trench is formed in an isolation region of a semiconductor substrate, a liner oxide film is formed on an etching surface of an exposed semiconductor substrate in the trench, and the liner oxide film is H. Surface treatment is performed with a 2 O 2 solution or the like, and an insulating film for gap filling is filled in the trench.
따라서, 본 발명은 상기 라이너 산화막을 표면 처리한 후에 상기 트렌치에 상기 갭 필링용 절연막을 채우므로 상기 갭 필링용 절연막의 신뢰성을 향상시킬 수가 있다.Therefore, according to the present invention, since the gap filling insulating film is filled in the trench after surface treatment of the liner oxide film, the reliability of the gap filling insulating film can be improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1은 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 플로우차트.1 is a flow chart illustrating a shallow trench isolation process according to the prior art.
도 2a 내지 도 2c는 도 1의 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도.2A-2C are cross-sectional process diagrams illustrating the shallow trench isolation process of FIG. 1.
도 3은 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 플로우차트.Figure 3 is a flow chart showing a shallow trench isolation process applied to the method of manufacturing a semiconductor device according to the present invention.
도 4a 내지 도 4d는 도 3의 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도.4A-4D are cross-sectional process diagrams illustrating the shallow trench isolation process of FIG. 3.
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