KR20090053036A - Method of manufacturing a flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 상기 트렌치의 일부가 채워지도록 상기 적층막 및 상기 트렌치의 표면을 따라 제1 및 제2 절연막 적층 구조의 라이너 절연막을 형성하는 단계; 제1 어닐링 공정을 실시하여 상기 제2 절연막을 치밀화시키는 단계; 상기 트렌치가 채워지도록 치밀화된 상기 제2 절연막 상에 상기 치밀화된 제2 절연막보다 식각 선택비가 높은 제3 절연막을 형성하는 단계; 상기 소자 분리 마스크가 노출되는 시점까지 상기 제1 절연막, 상기 치밀화된 제2 절연막, 상기 제3 절연막을 식각하여 평탄화하는 단계; 상기 제3 절연막이 상기 반도체 기판의 상부 표면보다 낮아지도록 상기 제3 절연막 식각 공정을 실시하는 단계; 및 상기 트렌치가 채워지도록 잔류된 상기 제3 절연막 상에 제4 절연막을 형성하는 단계를 포함한다.The present invention relates to a method of manufacturing a flash memory device, comprising: forming a stacked layer of a tunnel insulating film, a first conductive film, and a device isolation mask in an active region, and providing a semiconductor substrate having a trench formed in the device isolation region; Forming a liner insulating film having a first and second insulating film stacked structures along the surfaces of the lamination film and the trench to fill a portion of the trench; Performing a first annealing process to densify the second insulating film; Forming a third insulating film on the second insulating film densified so as to fill the trench, the third insulating film having an etching selectivity higher than that of the dense second insulating film; Etching and planarizing the first insulating film, the densified second insulating film, and the third insulating film until the device isolation mask is exposed; Performing the third insulating film etching process such that the third insulating film is lower than an upper surface of the semiconductor substrate; And forming a fourth insulating film on the third insulating film remaining to fill the trench.

플로팅 게이트, 이중 라이너 절연막, 식각 선택비, PSZ막, 커플링 비 Floating gate, double liner insulating film, etch selectivity, PSZ film, coupling ratio

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 도전막의 두께 상향과 식각 비 차이를 이용한 손실 개선으로 플로팅 게이트의 면적 증대를 통해 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a flash memory device, which can improve the coupling ratio of a cell by increasing the area of the floating gate by increasing the thickness of the conductive film for the floating gate and improving the loss using an etching ratio difference. A method of manufacturing a flash memory device.

반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 예컨대 NAND형 플래시 메모리 소자에 적용되고 있다. 그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 큰 종횡비(Aspect Ratio)로 인해 기존에 사용하였던 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로는 보이드(void) 없이 트렌치를 완전히 갭 필(gap-fill)하여 소자 분리막을 형성하기가 더욱더 어려워지고 있다. 이러한 문제를 해결하기 위해 보이드(void) 없이 트렌치를 갭 필하기 위해 사용되는 물질에 대한 연구가 활발히 진행되고 있다. As the semiconductor devices are highly integrated, the process of forming a device isolation layer is becoming more difficult. Accordingly, an isolation layer is formed by using a shallow trench isolation (STI) method in which a trench is formed in a semiconductor substrate and then embedded. On the other hand, there are a number of methods for the STI method, among which a tunnel insulating film, a polysilicon film and a hard mask film stacked on a semiconductor substrate are sequentially etched to form a trench, and an oxide film is formed on the entire structure to fill the trench. This is applied to, for example, a NAND flash memory device. However, in the case of highly integrated devices, since the trench depth is deeper than the inlet width of the trench, the trench has no void due to the high density plasma (HDP) oxide used in the past due to the large aspect ratio. It is becoming more difficult to form a device isolation layer by fully gap-filling. In order to solve this problem, studies are being actively conducted on materials used to gap fill trenches without voids.

상기 문제를 해결하기 위한 방법 중에 SOD(Spin on Dielectric) 물질 중 하나인 PSZ(polysilazane)를 이용하여 트렌치를 완전히 갭 필하는 방법이 있다. PSZ 물질은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 트렌치를 완전히 갭 필 할 수 있다. 그러나, PSZ 물질은 내부에 불순물과 수분이 많이 함유되어 있어 터널 절연막과 인접하게 형성될 경우 터널 절연막이 열화된다. 따라서, 트렌치 표면에 HDP 산화막을 라이너(liner) 형태로 형성하여 터널 절연막이 PSZ 물질 내부에 함유되어 있는 불순물로 인해 오염되는 것을 방지한다.Among the methods for solving the above problem, there is a method of completely gap filling the trench by using polysilazane (PSZ), which is one of spin on dielectric (SOD) materials. The PSZ material has a low viscosity and flows like water, so the trench can be completely gap filled. However, the PSZ material contains a lot of impurities and moisture therein so that the tunnel insulation film is deteriorated when the PSZ material is formed adjacent to the tunnel insulation film. Accordingly, an HDP oxide film is formed on the trench surface in the form of a liner to prevent the tunnel insulating film from being contaminated by impurities contained in the PSZ material.

최근에는 프로그램 속도(program speed) 개선이 요구됨에 따라 셀 커플링 비(Coupling Ratio)를 증가시키기 위해 플로팅 게이트의 두께를 상향시키고 있다. 그러나, 플로팅 게이트의 두께 상향 시 종횡비가 증가되어 후속한 갭 필 마진 확보 및 식각 선택비를 확보할 목적으로 진행하는 PSZ 습식 에치백(wet etchback) 공정 시 식각해야할 목표(target) 두께가 증가되므로 PSZ막 하부의 HDP 산화막이 모두 손실(loss)되고, 이로 인해 플로팅 게이트용 도전막이 노출되어 어택(attack)을 받게 된다. 플로팅 게이트용 도전막의 손실은 후속 HDP 증착 공정과 유효 산화막 높이(Effective Field oxide Height; EFH) 조절을 위한 습식 에치백 공정 시 다시 노출되어 심화되고, 이는 후속한 게이트 식각 공정 시 터널 절연막에 어택을 발생시켜 소자를 열화시킴에 따라 소자의 신뢰성을 저하시킨다. 또한, 플로팅 게이트의 면적이 줄어들어 플로팅 게이트와 컨트롤 게이트 간 커플링 비(coupling ratio)가 감소하며, 이는 오히려 프로그램 속도(Program Speed)를 저하시키는 결과를 가져온다.Recently, as the program speed needs to be improved, the thickness of the floating gate is increased to increase the cell coupling ratio. However, PSZ increases the aspect ratio when the thickness of the floating gate is increased, thereby increasing the target thickness to be etched during the PSZ wet etchback process, which aims to secure the gap fill margin and the etching selectivity. All of the HDP oxide film under the film is lost, thereby exposing the conductive film for the floating gate to be attacked. The loss of the conductive film for the floating gate is exposed and deepened again during the subsequent HDP deposition process and the wet etch back process for controlling the effective field oxide height (EFH), which causes an attack on the tunnel insulation layer during the subsequent gate etching process. By deteriorating the device, the reliability of the device is reduced. In addition, the area of the floating gate is reduced, thereby reducing the coupling ratio between the floating gate and the control gate, which results in lowering program speed.

본 발명은 트렌치 갭 필 물질보다 식각 선택비가 낮은 물질로 이중 구조의 라이너 절연막을 형성하여 후속한 습식 식각 공정 시 플로팅 게이트용 도전막의 측벽에 라이너 절연막을 잔류시켜 플로팅 게이트용 도전막이 손실되는 것을 최소화함으로써, 플로팅 게이트용 도전막의 두께 상향과 식각 비 차이를 이용한 손실 개선으로 플로팅 게이트의 면적 증대를 통해 셀의 커플링 비(Coupling Ratio)를 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.The present invention forms a double-layer liner insulating layer of a material having a lower etching selectivity than a trench gap fill material, thereby minimizing the loss of the floating gate conductive layer by remaining the liner insulating layer on the sidewall of the conductive layer for the floating gate during the subsequent wet etching process. In addition, the present invention provides a method of manufacturing a flash memory device capable of improving a coupling ratio of a cell by increasing an area of a floating gate by improving a loss by using a thickness difference between a floating gate conductive layer and an etching ratio difference.

본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치의 일부가 채워지도록 적층막 및 트렌치의 표면을 따라 제1 및 제2 절연막 적층 구조의 라이너 절연막을 형성하는 단계, 제1 어닐링 공정을 실시하여 제2 절연막을 치밀화시키는 단계, 트렌치가 채워지도록 치밀화된 제2 절연막 상에 치밀화된 제2 절연막보다 식각 선택비가 높은 제3 절연막을 형성하는 단계, 소자 분리 마스크가 노출되는 시점까지 제1 절연막, 치밀화된 제2 절연막, 제3 절연막을 식각하여 평탄화하는 단계; 제3 절연막이 반도체 기판의 상부 표면보다 낮아지도록 제3 절연막 식각 공정을 실시하는 단계, 및 트렌치가 채워지도록 잔류된 제3 절연막 상에 제4 절연막을 형성하 는 단계를 포함한다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, a stacked layer of a tunnel insulating film, a first conductive film and a device isolation mask is formed in an active region, and a semiconductor substrate having a trench formed in the device isolation region is provided. Forming a liner insulating film of the first and second insulating film stacking structures along the laminated film and the surface of the trench so that a portion of the trench is filled; densifying the second insulating film by performing a first annealing process, and densifying the trench to fill the trench Forming a third insulating film having an etching selectivity higher than that of the densified second insulating film on the second insulating film, and etching and planarizing the first insulating film, the densified second insulating film, and the third insulating film until the device isolation mask is exposed. step; Performing a third insulating film etching process such that the third insulating film is lower than the upper surface of the semiconductor substrate, and forming a fourth insulating film on the third insulating film remaining to fill the trench.

상기에서, 제1 절연막과 제2 절연막은 식각 선택비가 다르다. 제3 절연막은 제1 절연막보다 식각 선택비가 높다. 제1 절연막은 HDP(High Density Plasma) 산화막으로 형성된다. HDP 산화막은 증착 전 가열 시 Ar 및 He 가스를 사용한다.In the above, the etching selectivity is different between the first insulating film and the second insulating film. The third insulating film has a higher etching selectivity than the first insulating film. The first insulating film is formed of an HDP (High Density Plasma) oxide film. The HDP oxide film uses Ar and He gases when heated before deposition.

제2 절연막은 HARP(High Aspect Ratio Process) 절연막, 고온산화막(High Temperature Oxide; HTO) 및 SOD(Spin On Dielectric) 절연막 중 어느 하나로 형성된다. HARP 절연막은 O3-TEOS(Tetra Ethyl Ortho Silicate)막으로 형성된다. SOD 절연막은 PSZ(polysilazane)막으로 형성되며, 이때 PSZ막은 스핀 코팅 방식으로 PSZ 케미컬을 도포한 후 큐어링(curing) 공정을 실시하여 형성된다.The second insulating film is formed of any one of a high aspect ratio process (HARP) insulating film, a high temperature oxide (HTO) insulating film, and a spin on dielectric (SOD) insulating film. The HARP insulating film is formed of an O 3 -TEOS (Tetra Ethyl Ortho Silicate) film. The SOD insulating film is formed of a polysilazane (PSZ) film, wherein the PSZ film is formed by applying a PSZ chemical by spin coating and then performing a curing process.

제1 어닐링 공정은 O2 또는 N2 가스 분위기에서 로딩 온도(loading temperature)와 처리 온도(treatment temperature)를 150 내지 450℃의 온도로 하여 실시된다. 제1 어닐링 공정에 의해 제2 절연막에 비해 치밀화된 제2 절연막의 식각 비가 40 내지 60% 감소된다.The first annealing process is performed at a loading temperature and treatment temperature of 150 to 450 ° C. in an O 2 or N 2 gas atmosphere. The etching ratio of the second insulating film densified compared to the second insulating film is reduced by 40 to 60% by the first annealing process.

제3 절연막은 PSZ막으로 형성되며, 이때 PSZ막은 스핀 코팅 방식으로 PSZ 케미컬을 도포한 후 큐어링 공정을 실시하여 형성된다.The third insulating film is formed of a PSZ film, wherein the PSZ film is formed by applying a PSZ chemical by spin coating and then performing a curing process.

제3 절연막은 습식 에치백(wet etchback) 공정을 이용한 식각에 의해 반도체 기판의 상부 표면보다 낮아진다. 습식 에치백 공정은 HF(H20:HF=50:1 내지 100:1) 용액 및 SC-1(NH4OH:H2O2:H2O=1:4:20) 용액을 이용하여 실시된다. 습식 에치백 공정은 상기 제3 절연막이 반도체 기판의 상부 표면으로부터 200 내지 400Å 두께만큼 낮아지도록 실시된다. 제3 절연막이 반도체 기판의 상부 표면보다 낮아지도록 제3 절연막 식각 공정을 실시하는 단계에 있어서, 제1 절연막 및 치밀화된 제2 절연막이 제1 도전막의 측벽을 보호한다.The third insulating layer is lower than the upper surface of the semiconductor substrate by etching using a wet etchback process. The wet etchback process is performed using HF (H 2 0: HF = 50: 1 to 100: 1) solution and SC-1 (NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20) solution. Is carried out. The wet etch back process is performed such that the third insulating film is lowered by a thickness of 200 to 400 GPa from the upper surface of the semiconductor substrate. In the performing of the third insulating film etching process such that the third insulating film is lower than the upper surface of the semiconductor substrate, the first insulating film and the densified second insulating film protect the sidewalls of the first conductive film.

제4 절연막 형성 전, 제2 어닐링 공정을 실시하여 잔류된 제3 절연막을 치밀화시키는 단계를 더 포함한다. 제2 어닐링 공정은 850 내지 1000℃의 온도에서 실시된다. 제4 절연막은 HDP 산화막으로 형성된다.The method may further include densifying the remaining third insulating layer by performing a second annealing process before forming the fourth insulating layer. The second annealing process is carried out at a temperature of 850-1000 ° C. The fourth insulating film is formed of an HDP oxide film.

제4 절연막 형성 후, 소자 분리 마스크의 소자 분리용 질화막이 노출되는 시점까지 제4 절연막을 식각하여 평탄화하는 단계, 잔류된 소자 분리 마스크를 제거하는 단계, 제4 절연막을 식각하여 유효 산화막 높이를 조절하는 단계, 및 제4 절연막 및 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함한다. 잔류된 소자 분리 마스크는 인산(H3PO4) 용액 및 BOE(Buffered Oxide Etchant)를 순차적으로 사용하는 식각 공정으로 제거된다. 유효 산화막 높이(Effective Field oxide Height; EFH) 조절 시 HF를 포함한 용액을 사용한다.After forming the fourth insulating film, etching and planarizing the fourth insulating film until the device isolation nitride film of the device isolation mask is exposed, removing the remaining device isolation mask, and etching the fourth insulating film to adjust the effective oxide film height. And forming a dielectric film and a second conductive film on the fourth insulating film and the first conductive film. The remaining device isolation mask is removed by an etching process using phosphoric acid (H 3 PO 4 ) solution and BOE (Buffered Oxide Etchant) sequentially. A solution containing HF is used to adjust the effective field oxide height (EFH).

본 발명은 다음과 같은 효과가 있다.The present invention has the following effects.

첫째, 플로팅 게이트 두께 상향 시, 트렌치 갭 필 물질보다 식각 선택비가 낮은 물질로 플로팅 게이트용 도전막의 측벽에 이중 구조의 라이너 절연막을 형성하여 후속한 갭 필 마진 확보 및 식각 선택비 확보 등을 위한 습식 식각 공정 시 플로팅 게이트용 도전막의 측벽에 라이너 절연막을 잔류시켜 플로팅 게이트용 도전막이 손실되는 것을 최소화함으로써, 플로팅 게이트용 도전막의 두께 상향과 식각 비 차이를 이용한 손실 개선으로 플로팅 게이트의 면적 증대를 통해 셀의 커플링 비(Coupling Ratio)를 향상시켜 프로그램/소거 속도를 향상시킬 수 있다.First, when the thickness of the floating gate is increased, the etching selectivity is lower than that of the trench gap fill material, and a double liner insulating film is formed on the sidewall of the conductive film for the floating gate, thereby wet etching to secure a gap fill margin and an etching selectivity. By minimizing the loss of the conductive film for the floating gate by leaving the liner insulating film on the sidewall of the conductive film for the floating gate during the process, the thickness of the floating gate conductive film is improved and the loss is improved by using the difference in etching ratio. Program / erase speed can be improved by improving the coupling ratio.

둘째, 플로팅 게이트용 도전막의 프로파일 변형으로 기인되는 보이드(void)를 개선하고, 터널 절연막의 어택(attack)을 방지하여 열화 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있다.Second, it is possible to improve voids caused by the profile deformation of the conductive film for the floating gate, improve the deterioration characteristics by preventing the attack of the tunnel insulating film, and improve the reliability of the device.

셋째, 단순한 공정 변경을 통해 플로팅 게이트용 도전막의 손실을 최소화하여 플로팅 게이트의 두께를 증가시킬 수 있는 공정을 확보할 수 있다.Third, it is possible to secure a process that can increase the thickness of the floating gate by minimizing the loss of the conductive film for the floating gate through a simple process change.

이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, but to those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 제1 도전막(104) 및 소자 분리 마스크(106)를 순차적으로 형성한다. 터널 절연막(102)은 실 리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(Folating Gate)로 사용하기 위한 것으로, 터널 절연막(102)의 계면에서 인(P)의 농도를 조절하기 위해 언도프트 폴리실리콘(doped polysilicon)막과 도프트 폴리실리콘(doped polysilicon)막의 적층 구조로 형성할 수 있다. Referring to FIG. 1A, the tunnel insulating layer 102, the first conductive layer 104, and the device isolation mask 106 are sequentially formed on the semiconductor substrate 100. The tunnel insulating layer 102 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process. The first conductive layer 104 is used as a floating gate of a flash memory device, and is undoped polysilicon to control the concentration of phosphorus (P) at the interface of the tunnel insulating layer 102. It can be formed in a laminated structure of a film and a doped polysilicon film.

이때, 제1 도전막(104)은 기존의 목표(target) 플로팅 게이트의 두께보다 두께가 상향되도록 도프트 폴리실리콘막의 두께를 상향시켜 형성하며, 언도프트 폴리실리콘막 대 도프트 폴리실리콘막의 두께 비율을 1:3 내지 1:5로 형성하여 APC(Abnormal Programming Cell) 또는 싸이클링(cycling) 등의 전기적인 특성을 개선한다. 예를들어, 언도프트 폴리실리콘막은 50 내지 250Å의 두께로 형성하고, 도프트 폴리실리콘막은 500 내지 800Å의 두께로 형성할 수 있다.In this case, the first conductive layer 104 is formed by increasing the thickness of the dope polysilicon layer so that the thickness is higher than the thickness of the existing target floating gate, and the thickness ratio of the undoped polysilicon layer to the doped polysilicon layer To 1: 3 to 1: 5 to improve electrical characteristics such as APC (Abnormal Programming Cell) or cycling (cycling). For example, the undoped polysilicon film may be formed to a thickness of 50 to 250 GPa, and the undoped polysilicon film may be formed to a thickness of 500 to 800 GPa.

소자 분리 마스크(106)는 후속한 트렌치 형성 시 식각 마스크로 사용하고, 제1 도전막(104)의 손실(loss)을 방지하기 위한 것으로, 버퍼 산화막(미도시), 소자 분리용 질화막 및 하드 마스크막의 적층 구조로 형성할 수 있다.The device isolation mask 106 is used as an etching mask in the subsequent trench formation, and is used to prevent loss of the first conductive layer 104. The device isolation mask 106 may include a buffer oxide layer (not shown), a nitride layer and a hard mask. It can be formed in a laminated structure of a film.

이어서, 소자 분리 영역의 소자 분리 마스크(106), 제1 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(106) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(106)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레 지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(106)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(106)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 소자 분리 마스크(106), 제1 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 소자 분리 마스크(106)의 하드 마스크막도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 일정 깊이 식각한다. 이로써, 소자 분리 영역에 트렌치(108)가 형성된다. 이렇게, 트렌치(108)는 반도체 기판(100)에 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.Next, the trench 108 is formed by etching the device isolation mask 106, the first conductive film 104, the tunnel insulating film 102, and the semiconductor substrate 100 in the device isolation region. More specifically described as follows. A photoresist (not shown) is applied on the device isolation mask 106 and an exposure and development process is performed to form a photoresist pattern (not shown) that exposes the device isolation mask 106 in the device isolation region. Subsequently, the device isolation region of the device isolation mask 106 is etched by an etching process using a photoresist pattern. Thereafter, the photoresist pattern is removed. Subsequently, the first conductive film 104 and the tunnel insulating film 102 are etched by an etching process using the device isolation mask 106. As a result, the semiconductor substrate 100 in the device isolation region is exposed. In the process of etching the device isolation mask 106, the first conductive film 104, and the tunnel insulating film 102, the hard mask film of the device isolation mask 106 is also etched by a predetermined thickness. Subsequently, the semiconductor substrate 100 of the exposed device isolation region is etched to a predetermined depth. As a result, the trench 108 is formed in the device isolation region. As such, the trench 108 may be formed by performing an ASA-STI (Advanced Self Align-Shallow Trench Isolation) process on the semiconductor substrate 100.

이어서, 트렌치(108)의 일부가 채워지도록 트렌치(108)를 포함한 소자 분리 마스크(106) 상에 절연 물질을 증착하여 제1 절연막(110)을 형성한다. 제1 절연막(110)은 후속한 갭 필 마진(gap-fill margin) 확보 및 식각 선택비를 확보할 목적으로 진행하는 습식 식각(wet etch) 공정 시 제1 도전막(104)의 측벽이 노출되지 않도록 형성하는 것으로, 물질 간 식각 비(etch rate) 차이를 이용하기 위하여 트렌치 갭 필 물질보다 낮은 식각 선택비를 갖는 물질을 이용하여 라이너(liner) 형태로 형성한다. 그리고, 제1 절연막(110)은 PSZ 물질 내부에 함유되어 있는 불순물로 인해 터널 절연막(102)이 열화되는 특성을 방지하기 위하여 신뢰성이 검증된 물질을 이용하여 형성해야 한다.Subsequently, an insulating material is deposited on the device isolation mask 106 including the trench 108 to fill a portion of the trench 108 to form the first insulating layer 110. The sidewalls of the first conductive layer 104 may not be exposed to the first insulating layer 110 during the wet etch process for the purpose of securing a subsequent gap-fill margin and securing an etching selectivity. It is formed in the form of a liner using a material having an etch selectivity lower than the trench gap fill material in order to use the difference in the etch rate between the materials. In addition, the first insulating layer 110 should be formed using a material whose reliability has been verified in order to prevent the tunnel insulating layer 102 from deteriorating due to impurities contained in the PSZ material.

본 발명의 일 실시예에 따르면, 트렌치 갭 필 특성이 우수한 PSZ(polysilazane)막으로 갭 필을 실시하므로, 제1 절연막(110)은 PSZ막에 비해 6~10배 정도의 낮은 식각 선택비를 갖는 고밀도 플라즈마(High Density Plasma; HDP) 방식을 이용한 HDP 산화막으로 형성함이 바람직하다.According to an embodiment of the present invention, since the gap fill is performed using a PSZ film having excellent trench gap fill characteristics, the first insulating film 110 has an etching selectivity of about 6 to 10 times lower than that of the PSZ film. It is preferable to form an HDP oxide film using a High Density Plasma (HDP) method.

이때, 제1 절연막(110) 증착 공정은 증착 과정에서 제1 도전막(104)이 산화되어 제1 도전막(104)의 면적이 감소되는 것을 방지하기 위하여, 증착 전 가열(heating) 시 O2, Ar 및 He 가스를 사용하던 기존과는 달리 Ar 및 He 가스만을 사용하여 실시한다.At this time, in the deposition process of the first insulating layer 110, in order to prevent the area of the first conductive layer 104 is reduced by oxidizing the first conductive layer 104 during deposition, O 2 during heating before deposition. Unlike conventional Ar and He gas, Ar and He gas are used.

도 1b를 참조하면, 트렌치(108)의 일부가 채워지도록 제1 절연막(110) 상에 절연 물질을 증착하여 제2 절연막(112)을 형성한다. 제2 절연막(112)은 후속한 갭 필 마진 확보 및 식각 선택비를 확보할 목적으로 진행하는 습식 식각 공정 시 제1 절연막(110)의 측벽 손실을 최소화하기 위한 것으로, 트렌치(108) 갭 필 특성이 우수한 HARP(High Aspect Ratio Process) 절연막, 고온산화막(High Temperature Oxide; HTO) 또는 SOD(Spin On Dielectric) 절연막 등을 이용하여 라이너 형태로 형성할 수 있다.Referring to FIG. 1B, an insulating material is deposited on the first insulating layer 110 to fill a portion of the trench 108 to form the second insulating layer 112. The second insulating layer 112 is to minimize sidewall loss of the first insulating layer 110 during a wet etching process for the purpose of securing a subsequent gap fill margin and securing an etching selectivity. The excellent HARP (High Aspect Ratio Process) insulating film, High Temperature Oxide (HTO), or SOD (Spin On Dielectric) insulating film may be used to form a liner.

이때, HARP(High Aspect Ratio Process) 절연막은 바람직하게는 O3-TEOS(Tetra Ethyl Ortho Silicate)로 이루어진 HARP 절연막으로 형성한다. 이러한 HARP 절연막은 HARP 공정을 이용하여 형성하며, 이 경우 HARP 공정은 500 내지 600℃의 온도 및 500 내지 700Torr의 압력에서 1000 내지 3000mgm의 TEOS 및 5000 내지 20000sccm의 O3를 반응 소스로 이용하여 실시할 수 있다.In this case, the HARP (High Aspect Ratio Process) insulating film is preferably formed of a HARP insulating film made of O 3 -TEOS (Tetra Ethyl Ortho Silicate). The HARP insulating film is formed using a HARP process, and in this case, the HARP process may be performed using 1000 to 3000 mg of TEOS and 5000 to 20000 sccm of O 3 as a reaction source at a temperature of 500 to 600 ° C. and a pressure of 500 to 700 Torr. Can be.

또한, SOD 절연막은 PSZ(polysilazane)막으로 형성할 수 있다. 이 경우, PSZ 막은 스핀 코팅(spin coating) 방식으로 PSZ 케미컬을 도포한 후 큐어링(curing) 공정을 실시하여 형성한다. 큐어링 공정은 도포된 PSZ막이 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하기 위해 O2 및 H20 가스 분위기에서 350 내지 500℃의 온도로 실시한다. 큐어링 완료 후, Si, H 및 N으로 이루어진 PSZ 물질에서 N이 탈착되고, H가 치환되어 SiOx막으로 이루어진 고형화된 PSZ막이 형성된다. 이러한 PSZ막은 식각액에 매우 취약한 특성을 가진다.In addition, the SOD insulating film may be formed of a polysilazane (PSZ) film. In this case, the PSZ film is formed by applying a PSZ chemical by spin coating and then performing a curing process. Curing process is carried out at a temperature of 350 to 500 ℃ in O 2 and H 2 O gas atmosphere to remove the coating PSZ film contains a lot of impurities and moisture. After completion of curing, N is desorbed from the PSZ material consisting of Si, H and N, and H is substituted to form a solidified PSZ film made of SiO x film. Such a PSZ film has a very vulnerable property to an etchant.

이어서, 제2 절연막(112)의 막질을 치밀화시켜 후속한 갭 필 마진 확보 및 식각 선택비를 확보할 목적으로 진행하는 습식 식각 공정 시 식각 선택비를 낮추기 위해 어닐링 공정을 실시한다. 이때, 어닐링 공정은 O2 또는 N2 가스 분위기에서 스마일링(smiling) 현상과 활성 영역의 휨 현상이 발생하지 않도록 로딩 온도(loading temperature)와 처리 온도(treatment temperature)를 150 내지 450℃의 온도로 하여 실시한다. 어닐링 공정에 의해 치밀화된 제2 절연막(112)은 어닐링 공정을 실시하기 전에 비해 식각 비가 40 내지 60% 감소된다.Subsequently, an annealing process is performed to lower the etching selectivity during the wet etching process in which the film quality of the second insulating film 112 is densified to secure the gap fill margin and the etching selectivity. At this time, the annealing process is a loading temperature (treatment temperature) and the treatment temperature (treatment temperature) to a temperature of 150 to 450 ℃ in order to avoid the phenomenon of smiling (smiling) and bending of the active region in the O 2 or N 2 gas atmosphere Do it. The second insulating film 112 densified by the annealing process has an etching ratio of 40 to 60% less than that before the annealing process.

한편, PSZ막을 큐어링 하기 전에 PSZ막의 탈수 축합과 수축에 의한 크랙(crak)을 방지하기 위해 베이킹(Baking) 공정을 더 포함할 수도 있다. 베이킹 공정은 제1, 제2 및 제3 베이킹 공정을 순차적으로 실시할 수 있으며, 이 경우 각각 O2, N2 및 Air 분위기에서 100 내지 200℃의 온도로 1 내지 10분 동안 실시한다. Meanwhile, a baking process may be further included to prevent cracking due to dehydration and condensation of the PSZ film before curing the PSZ film. The baking process may be performed sequentially the first, second and third baking process, in this case O 2 , N 2 And it is carried out for 1 to 10 minutes at a temperature of 100 to 200 ℃ in the air atmosphere.

이로써, 제1 도전막(104)의 측벽에 제1 절연막(110) 및 제2 절연막(112)의 적층막으로 이루어지는 이중 구조의 라이너 절연막(114)이 형성되며, 제2 절연 막(112)은 치밀한 박막으로 형성된다. As a result, a liner insulating film 114 having a double structure including a laminated film of the first insulating film 110 and the second insulating film 112 is formed on the sidewall of the first conductive film 104, and the second insulating film 112 is formed. It is formed into a dense thin film.

이렇듯, HDP 산화막으로 이루어진 제1 절연막(110)과 어닐링 공정에 의해 치밀화된 제2 절연막(112)을 포함하여 구성된 라이너 절연막(114)은 후속한 갭 필 마진 확보 및 식각 선택비를 확보할 목적으로 진행하는 습식 식각 공정 시 라이너 절연막(114)과 후속한 트렌치(108) 갭 필 물질 간 식각 비 차에 의해 제1 도전막(104)의 측벽에 라이너 절연막(114)을 잔류시켜 제1 도전막(104)이 손실되는 것을 최소화할 수 있다.As such, the liner insulating film 114 including the first insulating film 110 made of the HDP oxide film and the second insulating film 112 densified by the annealing process may be used to secure a subsequent gap fill margin and an etching selectivity. During the wet etching process, the liner insulating layer 114 is left on the sidewall of the first conductive layer 104 due to the difference in etching between the liner insulating layer 114 and the trench 108 gap fill material. 104 loss can be minimized.

도 1c를 참조하면, 트렌치(108)가 채워지도록 치밀화된 제2 절연막(112) 상에 제3 절연막(116)을 형성한다. 제3 절연막(116)은 트렌치 갭 필 특성이 우수한 SOD 절연막으로 형성하며, 바람직하게 PSZ막으로 형성할 수 있다.Referring to FIG. 1C, a third insulating film 116 is formed on the dense second insulating film 112 so that the trench 108 is filled. The third insulating film 116 is formed of an SOD insulating film having excellent trench gap fill characteristics, and may be preferably formed of a PSZ film.

이때, PSZ막은 스핀 코팅 방식으로 PSZ 케미컬을 도포한 후 큐어링 공정을 실시하여 형성한다. 큐어링 공정은 도포된 PSZ막 내부의 불순물 및 수분을 제거하기 위해 O2 및 H20 가스 분위기에서 350 내지 500℃의 온도로 실시한다. 큐어링 완료 후 Si, H 및 N으로 이루어진 PSZ 물질에서 N이 탈착되고 H가 치환되어 SiOx막으로 이루어진 고형화된 PSZ막이 형성된다. At this time, the PSZ film is formed by applying a PSZ chemical by spin coating and then performing a curing process. The curing process is performed at a temperature of 350 to 500 ° C. in an O 2 and H 2 O gas atmosphere to remove impurities and moisture in the applied PSZ film. After completion of curing, N is desorbed from the PSZ material consisting of Si, H and N, and H is substituted to form a solidified PSZ film made of SiOx film.

이렇듯, 유동성 물질인 PSZ막을 이용할 경우 트렌치(108)의 저면을 채우기가 용이하므로 보이드(void) 없이 제3 절연막(116)을 형성하여 트렌치(108)를 갭 필 할 수 있다. 그러나, 이러한 PSZ막은 식각액에 매우 취약한 특성을 가지므로 제1 절연막(110) 및 치밀화된 제2 절연막(112)보다 식각 선택비가 높다.As such, when the PSZ film, which is a fluid material, is used, the bottom surface of the trench 108 may be easily filled, so that the third insulating layer 116 may be formed without voids to gap fill the trench 108. However, since the PSZ film has a very weak property to the etching solution, the etching selectivity is higher than that of the first insulating film 110 and the densified second insulating film 112.

도 1d를 참조하면, 소자 분리 마스크(106)의 상부가 노출되는 시점까지 식각 공정을 실시한다. 여기서, 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 소자 분리 영역의 트렌치(108) 내부에만 제1, 제2 및 제3 절연막(110, 112, 116)이 잔류된다.Referring to FIG. 1D, an etching process is performed until the upper portion of the device isolation mask 106 is exposed. Here, the etching process may be performed by a planarization etching process, for example, chemical mechanical polishing (CMP) process. As a result, the first, second, and third insulating layers 110, 112, and 116 remain only in the trench 108 in the device isolation region.

도 1e를 참조하면, 후속한 트렌치(108) 갭 필 마진 확보 및 식각 선택비를 확보할 목적으로 제3 절연막(116) 식각 공정을 실시한다. 이는 PSZ막이 트렌치(108) 갭 필 특성은 우수하지만 신뢰성이 검증되지 않아 트렌치(108) 저면에만 일부를 잔류시켜 후속한 트렌치(108) 갭 필 마진을 확보하기 위함이다.Referring to FIG. 1E, an etching process of the third insulating layer 116 is performed in order to secure a gap fill margin and an etching selectivity of the trench 108. This is because the PSZ film has excellent trench 108 gap fill characteristics but reliability has not been verified so that only a portion of the PSZ film remains on the bottom of the trench 108 to secure a subsequent trench 108 gap fill margin.

이를 위하여, 식각 공정은 습식 식각 공정, 바람직하게 습식 에치백(wet etchback) 공정으로 실시할 수 있으며, HF(H20:HF=50:1 내지 100:1) 용액 및 SC-1(NH4OH:H2O2:H2O=1:4:20) 용액을 이용하여 실시한다. 이때, 식각 공정은 제3 절연막(116)이 반도체 기판(100)의 상부 표면으로부터 200 내지 400Å만큼 낮아지도록 실시한다.To this end, the etching process may be carried out by a wet etching process, preferably a wet etchback process, the HF (H 2 0: HF = 50: 1 to 100: 1) solution and SC-1 (NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20) solution. In this case, the etching process is performed such that the third insulating film 116 is lowered by 200 to 400 kV from the upper surface of the semiconductor substrate 100.

일반적으로, HF 용액 및 SC-1 용액에 대한 식각 비는 열 산화막(Thermal Oxide)을 1이라고 할 때, HDP 산화막은 2, HARP 절연막은 3~4, PSZ막은 8~9이다. 따라서, 식각 공정 시 PSZ막으로 형성된 제3 절연막(116)은 치밀화된 제2 절연막(112)이나 제1 절연막(110)보다 빠르게 식각되어 반도체 기판(100)의 상부 표면으로부터 낮게 잔류된다. 반면, 식각 과정에서 제1 및 제2 절연막(110, 112)의 측 벽 일부가 함께 식각되나 식각 비 차에 의해 일부는 제1 도전막(104)의 측벽에 잔류된다. 특히, 식각 비가 더 낮고, 식각액에 노출되는 시간이 짧은 제1 절연막(110)이 제2 절연막(112)보다는 두껍게 제1 도전막(104)의 측벽에 잔류하게 된다. 이로 인해 제3 절연막(116)의 식각 과정에서 제1 도전막(104)의 측벽이 노출되는 것을 방지하여 식각액에 의한 어택(attack)으로 인해 제1 도전막(104)이 손실(loss)되는 것을 최소화할 수 있다. 이렇게, 제1 도전막(104)의 손실이 개선될 경우 제1 도전막(104)의 두께 상향에 의한 면적 증대가 가능하여 이후에 형성될 플로팅 게이트와 컨트롤 게이트 간 접촉 면적을 증가시켜 셀 커플링 비(coupling ratio)를 개선할 수 있다. In general, when the etching ratio for the HF solution and the SC-1 solution is 1, the HDP oxide film is 2, the HARP insulating film is 3-4, and the PSZ film is 8-9. Therefore, during the etching process, the third insulating layer 116 formed of the PSZ layer is etched faster than the densified second insulating layer 112 or the first insulating layer 110 and remains lower from the upper surface of the semiconductor substrate 100. On the other hand, a portion of the side walls of the first and second insulating layers 110 and 112 are etched together during the etching process, but part of the side walls remain on the sidewall of the first conductive layer 104 due to the etching difference. In particular, the first insulating layer 110 having a lower etching ratio and shorter exposure time to the etchant is left on the sidewall of the first conductive layer 104 thicker than the second insulating layer 112. As a result, the sidewall of the first conductive layer 104 is prevented from being exposed during the etching process of the third insulating layer 116, so that the first conductive layer 104 is lost due to the attack by the etchant. It can be minimized. As such, when the loss of the first conductive film 104 is improved, the area of the first conductive film 104 may be increased by increasing the thickness of the first conductive film 104, thereby increasing the contact area between the floating gate and the control gate to be formed later. Coupling ratios can be improved.

또한, 제1 도전막(104)의 손실이 방지될 경우 후속한 게이트 식각 공정 시 터널 절연막(102)의 어택을 방지하여 열화 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있다.In addition, when the loss of the first conductive layer 104 is prevented, attack of the tunnel insulating layer 102 may be prevented during the subsequent gate etching process to improve deterioration characteristics, thereby improving reliability of the device.

이어서, 후속한 유효 산화막 높이(Effective Field oxide Height; EFH) 조절을 위한 습식 식각 공정 시 잔류된 제3 절연막(116)에 대한 식각 선택비를 낮추기 위해 어닐링 공정을 더 실시한다. 이 경우, 어닐링 공정은 850 내지 1000℃의 온도에서 실시할 수 있다. 어닐링 공정에 의해 제3 절연막(116)의 막질이 치밀화되어 식각 선택비를 낮출 수 있어 후속한 EFH 조절을 위한 습식 식각 공정 시 식각액이 제3 절연막(116)으로 침투되어 제3 절연막(116)이 주저앉는 현상을 방지할 수 있다. 또한, 상부막에 보이드(void)가 발생하더라도 제3 절연막(116)으로 전사되는 것을 방지할 수 있다.Subsequently, an annealing process is further performed to lower the etching selectivity of the remaining third insulating layer 116 during the wet etching process for controlling the effective field oxide height (EFH). In this case, the annealing process can be carried out at a temperature of 850 to 1000 ℃. The film quality of the third insulating film 116 is densified by the annealing process to lower the etching selectivity. Thus, the etching solution penetrates into the third insulating film 116 during the wet etching process for controlling the EFH. You can prevent it from sitting down. In addition, even if a void occurs in the upper layer, it may be prevented from being transferred to the third insulating layer 116.

도 1f를 참조하면, 트렌치(108)가 채워지도록 잔류된 제3 절연막(116) 상에 제4 절연막(118)을 형성한다. 여기서, 제4 절연막(118)은 HDP막으로 형성할 수 있다. 제4 절연막(118) 증착 시 트렌치(108) 하부에 잔류된 제3 절연막(116)으로 인해 종횡비가 감소됨에 따라 갭 필 마진을 확보하여 보이드 없이 신뢰성이 우수한 제4 절연막(118)을 형성할 수 있다.Referring to FIG. 1F, a fourth insulating layer 118 is formed on the third insulating layer 116 remaining to fill the trench 108. The fourth insulating layer 118 may be formed of an HDP film. As the aspect ratio is reduced due to the third insulating film 116 remaining under the trench 108 when the fourth insulating film 118 is deposited, a gap fill margin is secured to form the fourth insulating film 118 having excellent reliability without voids. have.

도 1g를 참조하면, 소자 분리 마스크(106)의 소자 분리용 질화막이 노출되는 시점까지 식각 공정을 실시한다. 여기서, 식각 공정은 평탄화 식각 공정, 예를들어 CMP 공정으로 실시할 수 있다. 이로써, 소자 분리 영역의 트렌치(108) 내부에만 제1 내지 제4 절연막(110, 112, 116, 118)이 잔류되어 제1 내지 제4 절연막(110, 112, 116, 118)을 포함하는 소자 분리막(120)이 형성된다.Referring to FIG. 1G, an etching process is performed until the device isolation nitride film of the device isolation mask 106 is exposed. Here, the etching process may be performed by a planarization etching process, for example, a CMP process. As a result, the first to fourth insulating layers 110, 112, 116, and 118 remain only in the trench 108 of the device isolation region, and include the first to fourth insulating layers 110, 112, 116, and 118. 120 is formed.

도 1h를 참조하면, 잔류된 소자 분리 마스크(106)를 제거한다. 잔류된 소자 분리 마스크(106)의 제거는 인산(H3PO4) 용액 및 BOE(Buffered Oxide Etchant)를 순차적으로 사용하는 식각 공정으로 실시하며, 이로써 잔류된 소자 분리 마스크(106)의 소자 분리용 질화막과 버퍼 산화막이 순차적으로 제거되어 제1 도전막(104)의 표면과 소자 분리막(120)의 상부 측벽이 노출된다.Referring to FIG. 1H, the remaining device isolation mask 106 is removed. Removal of the remaining device isolation mask 106 is performed by an etching process using a phosphoric acid (H 3 PO 4 ) solution and a buffered oxide etch (BOE) sequentially, thereby removing the remaining device isolation mask 106 The nitride film and the buffer oxide film are sequentially removed to expose the surface of the first conductive film 104 and the upper sidewall of the device isolation film 120.

이어서, 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하기 위한 식각 공정을 실시한다. 이때, 식각 공정은 HF를 포함한 용액을 사용하여 소자 분리막(120)의 상부를 일정 두께만큼 식각한다. 이로 인해 제1 도전막(104)의 상부 측벽이 노출된다. 그러나, 제3 절연막(116) 식각 후 도 1e에서와 같이 제1 도전 막(104)의 측벽에 일부 제1 및 제2 절연막(110, 112)이 잔류됨에 따라 유효 산화막 높이를 조절하는 과정에서 식각액에 제1 도전막(104)이 노출되는 시간을 짧게 하여 제1 도전막(104)의 손실을 개선할 수 있다. 이때, 소자 분리막(120)은 싸이클링(cycling) 특성을 고려하여 활성 영역의 반도체 기판(100)의 상부 표면보다 높게 잔류되도록 하는 것이 바람직하다.Subsequently, an etching process for adjusting the effective field oxide height (EFH) is performed. In this case, in the etching process, the upper portion of the device isolation layer 120 is etched by a predetermined thickness using a solution including HF. As a result, the upper sidewall of the first conductive film 104 is exposed. However, after etching the third insulating layer 116, as shown in FIG. 1E, as the first and second insulating layers 110 and 112 remain on the sidewalls of the first conductive layer 104, the etching liquid in the process of adjusting the effective oxide layer height. The loss of the first conductive film 104 can be improved by shortening the time for which the first conductive film 104 is exposed. In this case, it is preferable that the device isolation layer 120 remain higher than the upper surface of the semiconductor substrate 100 in the active region in consideration of cycling characteristics.

한편, 유효 산화막 높이를 조절한 후 잔류된 소자 분리 마스크(106) 제거 공정을 실시할 수도 있다.Meanwhile, after the effective oxide film height is adjusted, the remaining device isolation mask 106 may be removed.

도 1i를 참조하면, 제1 도전막(104) 및 소자 분리막(120) 상에 유전체막(122) 및 제2 도전막(미도시)을 순차적으로 형성한다. 유전체막(122)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성하거나 혹은 유전 상수가 3.9 이상인 고유전 물질로 형성할 수 있다. 제2 도전막은 플래시 메모리 소자의 컨트롤 게이트(Control Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속층 및 이들의 적층막으로 형성할 수 있다. Referring to FIG. 1I, a dielectric film 122 and a second conductive film (not shown) are sequentially formed on the first conductive film 104 and the device isolation film 120. The dielectric film 122 may be formed of a stacked structure of an oxide film, a nitride film, and an oxide film (Oxide-Nitride-Oxide (ONO)) or a high dielectric material having a dielectric constant of 3.9 or more. The second conductive film is intended to be used as a control gate of a flash memory device, and may be formed of a polysilicon film, a metal layer, and a laminated film thereof.

이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(122) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(124)를 형성한다. 이때, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(122) 및 컨트롤 게이트(124)의 적층 구조를 갖는 게이트 패턴이 형성된다.Subsequently, the second conductive film, the dielectric film 122, and the first conductive film 104 are patterned by a conventional etching process, and include a floating gate 104a and a second conductive film formed of the first conductive film 104. The control gate 124 is formed. At this time, a gate pattern having a stacked structure of the tunnel insulating film 102, the floating gate 104a, the dielectric film 122, and the control gate 124 is formed.

상기한 바와 같이, 본 발명의 일 실시예에 따르면 플로팅 게이트(104a)의 두께를 상향시키더라도 제1 도전막(104)의 측벽에 제3 절연막(116)보다 식각 선택비 가 낮은 이중 구조의 라이너 절연막(114)을 형성함으로써, 후속한 습식 식각 공정 시 식각 비 차에 의해 라이너 절연막(116)을 제1 도전막(104)의 측벽에 잔류시켜 제1 도전막(104)의 손실을 최소화할 수 있다. 따라서, 플로팅 게이트(104a)의 두께를 상향 및 제1 도전막(104)의 손실 개선으로 플로팅 게이트(104a)의 면적을 증대시킬 수 있고, 이를 통해 플로팅 게이트(104a)와 컨트롤 게이트(124) 간 마주보는 면적을 넓혀 셀의 커플링 비(coupling ratio)를 향상시켜 프로그램/소거 속도를 향상시킬 수 있다. 또한, 플로팅 게이트용 제1 도전막(104)의 손실을 최소화하여 게이트 식각 시 터널 절연막(102)의 어택을 방지하여 열화 특성을 개선함으로써 소자의 신뢰성을 향상시킬 수 있다.As described above, according to an embodiment of the present invention, even if the thickness of the floating gate 104a is increased, a double liner having an etch selectivity lower than that of the third insulating layer 116 on the sidewall of the first conductive layer 104. By forming the insulating layer 114, the loss of the first conductive layer 104 can be minimized by remaining the liner insulating layer 116 on the sidewall of the first conductive layer 104 due to the etching difference in the subsequent wet etching process. have. Accordingly, the area of the floating gate 104a may be increased by increasing the thickness of the floating gate 104a and improving the loss of the first conductive layer 104, and thus, between the floating gate 104a and the control gate 124. By increasing the area facing each other, the coupling ratio of the cell can be improved to increase the program / erase speed. In addition, the reliability of the device may be improved by minimizing the loss of the first conductive layer 104 for the floating gate to prevent attack of the tunnel insulating layer 102 when the gate is etched, thereby improving deterioration characteristics.

더욱이, 이중 라이너 절연막을 이용하는 단순한 공정 변경을 통해 플로팅 게이트용 제1 도전막(104)의 손실을 최소화하여 플로팅 게이트(104a)의 두께를 증가시킬 수 있는 공정을 확보할 수 있다.Furthermore, the process of increasing the thickness of the floating gate 104a may be secured by minimizing the loss of the first conductive layer 104 for the floating gate through a simple process change using the double liner insulating layer.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 도전막 104a : 플로팅 게이트104: first conductive film 104a: floating gate

106 : 소자 분리 마스크 108 : 트렌치 106: device isolation mask 108: trench

110 : 제1 절연막 112 : 제2 절연막110: first insulating film 112: second insulating film

114 : 라이너 절연막 116 : 제3 절연막114: liner insulating film 116: third insulating film

118 : 제4 절연막 120 : 소자 분리막118: fourth insulating film 120: device isolation film

122 : 유전체막 124 : 컨트롤 게이트122: dielectric film 124: control gate

Claims (24)

활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor film including a tunnel insulating film, a first conductive film, and a device isolation mask in an active region, and a semiconductor substrate having a trench formed in the device isolation region; 상기 트렌치의 일부가 채워지도록 상기 적층막 및 상기 트렌치의 표면을 따라 제1 및 제2 절연막 적층 구조의 라이너 절연막을 형성하는 단계;Forming a liner insulating film having a first and second insulating film stacked structures along the surfaces of the lamination film and the trench to fill a portion of the trench; 제1 어닐링 공정을 실시하여 상기 제2 절연막을 치밀화시키는 단계;Performing a first annealing process to densify the second insulating film; 상기 트렌치가 채워지도록 치밀화된 상기 제2 절연막 상에 상기 치밀화된 제2 절연막보다 식각 선택비가 높은 제3 절연막을 형성하는 단계;Forming a third insulating film on the second insulating film densified so as to fill the trench, the third insulating film having an etching selectivity higher than that of the dense second insulating film; 상기 소자 분리 마스크가 노출되는 시점까지 상기 제1 절연막, 상기 치밀화된 제2 절연막, 상기 제3 절연막을 식각하여 평탄화하는 단계;Etching and planarizing the first insulating film, the densified second insulating film, and the third insulating film until the device isolation mask is exposed; 상기 제3 절연막이 상기 반도체 기판의 상부 표면보다 낮아지도록 상기 제3 절연막 식각 공정을 실시하는 단계; 및Performing the third insulating film etching process such that the third insulating film is lower than an upper surface of the semiconductor substrate; And 상기 트렌치가 채워지도록 잔류된 상기 제3 절연막 상에 제4 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법. Forming a fourth insulating film on the third insulating film remaining to fill the trench. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막과 상기 제2 절연막은 식각 선택비가 다른 플래시 메모리 소자의 제조 방법.The method of claim 1, wherein the first insulating layer and the second insulating layer have different etching selectivity. 제 1 항에 있어서,The method of claim 1, 상기 제3 절연막은 상기 제1 절연막보다 식각 선택비가 높은 플래시 메모리 소자의 제조 방법.The third insulating film has a higher etching selectivity than the first insulating film manufacturing method of the flash memory device. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 제1 절연막은 HDP(High Density Plasma) 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.And the first insulating film is formed of a high density plasma (HDP) oxide film. 제 4 항에 있어서,The method of claim 4, wherein 상기 HDP 산화막은 증착 전 가열 시 Ar 및 He 가스를 사용하는 플래시 메모리 소자의 제조 방법.The HDP oxide film is a method of manufacturing a flash memory device using Ar and He gas when heated before deposition. 제 2 항에 있어서,The method of claim 2, 상기 제2 절연막은 HARP(High Aspect Ratio Process) 절연막, 고온산화막(High Temperature Oxide; HTO) 및 SOD(Spin On Dielectric) 절연막 중 어느 하나로 형성되는 플래시 메모리 소자의 제조 방법.The second insulating layer is formed of any one of a high aspect ratio process (HARP) insulating film, a high temperature oxide (HTO) insulating film, and a spin on dielectric (SOD) insulating film. 제 6 항에 있어서,The method of claim 6, 상기 HARP 절연막은 O3-TEOS막으로 형성되는 플래시 메모리 소자의 제조 방 법.The HARP insulating film is a method of manufacturing a flash memory device formed of O 3 -TEOS film. 제 6 항에 있어서,The method of claim 6, 상기 SOD 절연막은 PSZ(polysilazane)막으로 형성되는 플래시 메모리 소자의 제조 방법.The SOD insulating film is a method of manufacturing a flash memory device formed of a polysilazane (PSZ) film. 제 8 항에 있어서,The method of claim 8, 상기 PSZ막은 스핀 코팅 방식으로 PSZ 케미컬을 도포한 후 큐어링(curing) 공정을 실시하여 형성되는 플래시 메모리 소자의 제조 방법.The PSZ film is formed by applying a PSZ chemical by spin coating, followed by a curing process. 제 1 항에 있어서,The method of claim 1, 상기 제1 어닐링 공정은 O2 또는 N2 가스 분위기에서 실시되는 플래시 메모리 소자의 제조 방법.And the first annealing process is performed in an O 2 or N 2 gas atmosphere. 제 10 항에 있어서,The method of claim 10, 상기 제1 어닐링 공정은 로딩 온도(loading temperature)와 처리 온도(treatment temperature)가 150 내지 450℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.And the first annealing process is performed at a loading temperature and a treatment temperature at a temperature of 150 to 450 ° C. 제 1 항에 있어서, The method of claim 1, 상기 제1 어닐링 공정에 의해 상기 제2 절연막에 비해 상기 치밀화된 제2 절연막의 식각 비가 40 내지 60% 감소되는 플래시 메모리 소자의 제조 방법.And a etch ratio of the densified second insulating film is reduced by 40 to 60% compared to the second insulating film by the first annealing process. 제 1 항에 있어서,The method of claim 1, 상기 제3 절연막은 PSZ막으로 형성되는 플래시 메모리 소자의 제조 방법.And the third insulating film is formed of a PSZ film. 제 13 항에 있어서,The method of claim 13, 상기 PSZ막은 스핀 코팅 방식으로 PSZ 케미컬을 도포한 후 큐어링 공정을 실시하여 형성되는 플래시 메모리 소자의 제조 방법.The PSZ film is formed by applying a PSZ chemical by a spin coating method followed by a curing process. 제 1 항에 있어서,The method of claim 1, 상기 제3 절연막은 습식 에치백(wet etchback) 공정을 이용한 식각에 의해 상기 반도체 기판의 상부 표면보다 낮아지는 플래시 메모리 소자의 제조 방법.And the third insulating layer is lower than an upper surface of the semiconductor substrate by etching using a wet etchback process. 제 15 항에 있어서,The method of claim 15, 상기 습식 에치백 공정은 HF(H20:HF=50:1 내지 100:1) 용액 및 SC-1(NH4OH:H2O2:H2O=1:4:20) 용액을 이용하여 실시되는 플래시 메모리 소자의 제조 방법.The wet etchback process uses HF (H 2 0: HF = 50: 1 to 100: 1) solution and SC-1 (NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20) solution Method for manufacturing a flash memory device carried out by the. 제 15 항에 있어서,The method of claim 15, 상기 습식 에치백 공정은 상기 제3 절연막이 상기 반도체 기판의 상부 표면으로부터 200 내지 400Å 두께만큼 낮아지도록 실시되는 플래시 메모리 소자의 제조 방법.And the wet etch back process is performed such that the third insulating film is lowered by a thickness of 200 to 400 microseconds from an upper surface of the semiconductor substrate. 제 1 항에 있어서, 상기 제3 절연막이 상기 반도체 기판의 상부 표면보다 낮아지도록 상기 제3 절연막 식각 공정을 실시하는 단계에 있어서,The method of claim 1, wherein the third insulating film etching process is performed such that the third insulating film is lower than an upper surface of the semiconductor substrate. 상기 제1 절연막 및 상기 치밀화된 제2 절연막이 상기 제1 도전막의 측벽을 보호하는 플래시 메모리 소자의 제조 방법.And the first insulating film and the densified second insulating film protect sidewalls of the first conductive film. 제 1 항에 있어서,The method of claim 1, 상기 제4 절연막 형성 전, 제2 어닐링 공정을 실시하여 잔류된 상기 제3 절연막을 치밀화시키는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And performing a second annealing process to densify the remaining third insulating film before forming the fourth insulating film. 제 19 항에 있어서,The method of claim 19, 상기 제2 어닐링 공정은 850 내지 1000℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.The second annealing process is a manufacturing method of a flash memory device performed at a temperature of 850 to 1000 ℃. 제 1 항에 있어서,The method of claim 1, 상기 제4 절연막은 HDP 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.And the fourth insulating film is formed of an HDP oxide film. 제 1 항에 있어서, 상기 제4 절연막 형성 후,The method of claim 1, wherein after forming the fourth insulating film, 상기 소자 분리 마스크의 소자 분리용 질화막이 노출되는 시점까지 상기 제4 절연막을 식각하여 평탄화하는 단계; Etching and planarizing the fourth insulating film until the device isolation nitride film of the device isolation mask is exposed; 잔류된 상기 소자 분리 마스크를 제거하는 단계;Removing the remaining device isolation mask; 상기 제4 절연막을 식각하여 유효 산화막 높이를 조절하는 단계; 및Etching the fourth insulating film to adjust an effective oxide film height; And 상기 제4 절연막 및 상기 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.The method of claim 1, further comprising forming a dielectric film and a second conductive film on the fourth insulating film and the first conductive film. 제 22 항에 있어서, The method of claim 22, 상기 잔류된 소자 분리 마스크는 인산(H3PO4) 용액 및 BOE(Buffered Oxide Etchant)를 순차적으로 사용하는 식각 공정에 의해 제거되는 플래시 메모리 소자의 제조 방법.The remaining device isolation mask is removed by an etching process using a phosphoric acid (H 3 PO 4 ) solution and BOE (Buffered Oxide Etchant) sequentially. 제 22 항에 있어서, The method of claim 22, 상기 유효 산화막 높이(Effective Field oxide Height; EFH) 조절 시 HF를 포함한 용액을 사용하는 플래시 메모리 소자의 제조 방법.A method of manufacturing a flash memory device using a solution containing HF when adjusting the effective field oxide height (EFH).
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