KR100880341B1 - Method of forming an isolation layer in flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 산화막과 질화막의 적층막으로 라이너 절연막을 형성하여 유효 산화막 높이(Effective Field oxide Height; EFH) 제어를 위한 습식 식각 공정에서 식각 비 차이에 의해 플로팅 게이트용 도전막의 측벽에 윙 스페이서(wing spacer) 형태로 잔류된 라이너 절연막을 이용하여 소자 분리 절연막의 두께는 낮추되, 터널 절연막이 노출되는 것을 방지하고, 컨트롤 게이트와 반도체 기판 사이의 전체 절연막 두께는 두껍게 유지함으로써, 컨트롤 게이트와 반도체 기판 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선하고, 플로팅 게이트 사이에 컨트롤 게이트가 더 많이 존재하도록 함에 따라 플로팅 게이트 사이의 유전 상수 값이 낮아져 인접한 워드라인 간 간섭 현상을 줄일 수 있다.The present invention relates to a method of forming a device isolation layer of a flash memory device, by forming a liner insulating layer formed of a stacked layer of an oxide film and a nitride film by a difference in etching ratio in a wet etching process for controlling effective field oxide height (EFH). By using a liner insulating film remaining on the sidewall of the floating gate conductive film in the form of a wing spacer, the thickness of the device isolation insulating film is reduced, but the tunnel insulating film is prevented from being exposed, and the overall insulating film thickness between the control gate and the semiconductor substrate is reduced. The thickness of the dielectric constant between the floating gates is lowered by improving the breakdown voltage (insulation breakdown voltage) between the control gate and the semiconductor substrate and keeping more control gates between the floating gates. Interference between word lines can be reduced.

소자 분리막, 셀 간섭, 라이너 절연막, PSZ막, 항복 전압 Device isolation film, cell interference, liner insulation film, PSZ film, breakdown voltage

Description

플래시 메모리 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in flash memory device}Method of forming an isolation layer in flash memory device

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a first exemplary embodiment of the present invention.

도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a second exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 도전막 104a : 플로팅 게이트104: first conductive film 104a: floating gate

106 : 버퍼 산화막 108 : 질화막106: buffer oxide film 108: nitride film

110 : 하드 마스크 112 : 소자 분리 마스크110: hard mask 112: device isolation mask

114 : 트렌치 116 : 제1 라이너 절연막114: trench 116: first liner insulating film

118 : 제2 라이너 절연막 120 : 라이너 절연막118: second liner insulating film 120: liner insulating film

122 : 소자 분리 절연막 124 : 소자 분리막 122: device isolation film 124: device isolation film

126 : 유전체막 128 : 컨트롤 게이트 126 dielectric film 128 control gate

130 : 산화질화막130: oxynitride film

본 발명은 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 인접한 워드라인 간에 간섭(interference) 현상을 개선할 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다. The present invention relates to a method of forming an isolation layer of a flash memory device, and more particularly, to a method of forming an isolation layer of a flash memory device capable of improving interference between adjacent word lines.

반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크를 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 적용되고 있다. As the semiconductor devices are highly integrated, the process of forming a device isolation layer is becoming more difficult. Accordingly, an isolation layer is formed by using a shallow trench isolation (STI) method in which a trench is formed in a semiconductor substrate and then embedded. On the other hand, there are a number of methods for the STI method, among which a gate insulating film, a polysilicon film and a hard mask stacked on the semiconductor substrate are sequentially etched to form a trench, and an oxide film is formed on the entire structure to fill the trench. This is being applied.

그러나, 고집적화된 소자에 있어서 상기와 같은 방법으로 플로팅 게이트를 형성하면 소자 분리막의 폭이 줄어들어 인접한 워드라인 간 플로팅 게이트의 간격이 줄어듦에 따라 인접한 워드라인 간에 간섭 커패시터(interference capacitor; CFGY)가 발생하게 된다. 인접한 워드라인 간 플로팅 게이트 사이의 간섭 커패시터(CFGY)를 줄이기 위해서는 플로팅 게이트 사이의 절연막의 높이를 낮추는 것이 가장 효과적이다. 하지만, 절연막의 높이를 일정 두께 이하로 낮출 경우 반도체 기판 과 컨트롤 게이트 사이가 가까워져 항복 전압이 감소하는 문제가 발생함에 따라 플로팅 게이트 사이의 절연막의 두께를 낮추는데 제한을 받는다. 이렇게, 항복 전압 특성을 개선하기 위해서는 플로팅 게이트 사이의 절연막의 높이가 높아질수록 유리한데, 그럴 경우에는 인접한 워드라인 간에 간섭 특성이 저하되는 문제점이 있다. However, in a highly integrated device, when the floating gate is formed in the same manner as described above, an interference capacitor (CFG Y ) is generated between the adjacent word lines as the width of the device isolation layer decreases and the spacing of the floating gates between adjacent word lines decreases. Done. In order to reduce the interference capacitor CFG Y between the floating gates between adjacent word lines, it is most effective to lower the height of the insulating layer between the floating gates. However, when the height of the insulating film is lowered to a predetermined thickness or less, a problem arises in that the breakdown voltage decreases due to the proximity between the semiconductor substrate and the control gate, thereby limiting the thickness of the insulating film between the floating gates. Thus, in order to improve the breakdown voltage characteristic, the higher the height of the insulating film between the floating gates is advantageous, in which case there is a problem that the interference characteristics between adjacent word lines is reduced.

본 발명은 항복 전압의 감소 없이 인접한 워드라인 간에 간섭(interference) 현상을 개선할 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법을 제공함에 있다. The present invention provides a method of forming a device isolation layer of a flash memory device capable of improving interference between adjacent word lines without reducing a breakdown voltage.

본 발명의 제1 실시예 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역 상에는 터널 절연막, 도전막 및 소자 분리 마스크의 적층막을 형성하고, 반도체 기판의 소자 분리 영역에는 트렌치를 형성하는 단계와, 트렌치와 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계와, 소자 분리 영역에 제1 및 제2 라이너 절연막 및 소자 분리 절연막을 잔류시키되, 소자 분리 절연막이 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계 및 도전막 측벽에 잔류된 제1 및 제2 라이너 절연막을 식각하되, 터널 절연막이 노출되지 않고 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함한다.In the method of forming a device isolation film of a flash memory device according to the first embodiment of the present invention, a stacked film of a tunnel insulating film, a conductive film and a device isolation mask is formed on an active region of a semiconductor substrate, and a trench is formed in the device isolation region of a semiconductor substrate. And forming and filling the first liner insulating film, the second liner insulating film, and the device isolation insulating film sequentially between the trench and the stacked films, and leaving the first and second liner insulating film and the device isolation insulating film in the device isolation region. Performing a first etching process so that the device isolation insulating layer remains at a lower level than the conductive layer; and etching the first and second liner insulating layers remaining on the sidewalls of the conductive layer, but not exposing the tunnel insulating layer, Performing a second etching process to remain.

또한, 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역 상에는 터널 절연막, 도전막 및 소자 분리 마스크의 적층막을 형성하고, 반도체 기판의 소자 분리 영역에는 트렌치를 형성하는 단계와, 트렌치와 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계와, 소자 분리 영역에 제1 및 제2 라이너 절연막 및 소자 분리 절연막을 잔류시키되, 소자 분리 절연막이 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계와, 도전막 측벽에 잔류되어 노출된 제2 라이너 절연막이 산화되도록 산화 공정을 실시하는 단계 및 도전막 측벽에 잔류된 제1 라이너 절연막 및 산화된 제2 라이너 절연막을 식각하되, 터널 절연막이 노출되지 않고 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함한다.In the method of forming a device isolation film of a flash memory device according to the second embodiment of the present invention, a stacked film of a tunnel insulation film, a conductive film, and a device isolation mask is formed on an active region of a semiconductor substrate, and a trench is formed in the device isolation region of a semiconductor substrate. Forming a first liner insulating film, a second liner insulating film, and a device isolation insulating film sequentially between the trench and the stacked films; and forming the first and second liner insulating films and the device isolation insulating film in the device isolation region. And a first etching process such that the device isolation insulating film remains at a lower level than the conductive film, an oxidation process such that the second liner insulating film remaining on the sidewall of the conductive film is oxidized and the conductive film is oxidized. The first liner insulating film and the oxidized second liner insulating film remaining on the sidewalls are etched, but the tunnel insulating film is not exposed. And performing a second etching process so as to remain higher than the device isolation insulating layer.

상기 제1 및 제2 실시예에서, 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성된다. 제1 라이너 절연막 및 제2 라이너 절연막은 식각 선택비가 서로 다른 물질로 형성된다. 제1 라이너 절연막은 산화막으로 형성되며, 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성된다. In the first and second embodiments, the conductive film is formed of a polysilicon film, a metal film, or a laminated film thereof. The first liner insulating layer and the second liner insulating layer are formed of materials having different etching selectivity. The first liner insulating layer is formed of an oxide film, and formed of any one of a high temperature oxide (HTO) film, a high density plasma (HDP) oxide film, and a low pressure-tetra ethoxy silica glass (LP-TEOS) film.

제1 라이너 절연막은 상기 트렌치의 측면보다 저면에서 두껍게 형성되도록 물리기상증착 방법으로 형성된다. 제1 라이너 절연막은 500 내지 1500Å의 두께로 형성된다. 제2 라이너 절연막은 질화막으로 형성되며, 30 내지 300Å의 두께로 형성된다.The first liner insulating layer is formed by a physical vapor deposition method so as to be formed thicker than the side surface of the trench. The first liner insulating film is formed to a thickness of 500 to 1500 kPa. The second liner insulating film is formed of a nitride film and is formed to a thickness of 30 to 300 kPa.

소자 분리 절연막은 PSZ(polysilazane)막으로 형성된다. 트렌치와 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계는, 트렌치가 채워지도록 트렌치를 포함한 적층막 상에 제1 및 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하는 단계, 소자 분리 절연막을 치밀화시키기 위해 큐어링 공정을 실시하는 단계 및 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 소자 분리 절연막, 제1 및 제2 라이너 절연막을 식각하는 단계를 더 포함한다. 큐어링 공정은 200 내지 600℃의 온도에서 실시된다.The element isolation insulating film is formed of a PSZ (polysilazane) film. Forming and filling the first liner insulating film, the second liner insulating film, and the device isolation insulating film sequentially between the trench and the laminated films may include separating the first and second liner insulating films and the device on the laminated film including the trench to fill the trench. Forming an insulating film sequentially, performing a curing process to densify the device isolation insulating film, and etching the device isolation insulating film, the first and second liner insulating films until the nitride film surface of the device isolation mask is exposed. It includes more. The curing process is carried out at a temperature of 200 to 600 ° C.

제1 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시된다. 제1 식각 공정 시 소자 분리 마스크가 함께 제거된다. 제2 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시된다.The first etching process is performed using a solution containing phosphoric acid (H 3 PO 4 ) and a solution containing HF sequentially. The device isolation mask is removed together in the first etching process. The second etching process is performed using a solution containing phosphoric acid (H 3 PO 4 ) and a solution containing HF sequentially.

상기 제2 실시예에서, 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시되며, 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시되거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시된다. 제2 식각 공정은 HF가 포함된 용액을 이용하여 실시된다.
제2 실시 예에서 제2 라이너 절연막이 제1 라이너 절연막과 다른 식각 선택비를 갖도록 질화막으로 형성되고, 산화 공정에 의해 도전막 측벽에 잔류되어 노출된 제2 라이너 절연막이 산화질화막으로 변경된다.In the second embodiment, the oxidation process is carried out in a radical oxidation process, a thermal process using H 2 , O 2 , N 2 and Ar gas at a temperature of 600 to 1200 ℃ and a pressure of 0.01 to 500 torr Or a slot plane antenna (SPA) using a plasma method. The second etching process is performed using a solution containing HF.
In the second embodiment, the second liner insulating film is formed of a nitride film to have an etching selectivity different from that of the first liner insulating film, and the second liner insulating film remaining on the sidewall of the conductive film and exposed by the oxidation process is changed into an oxynitride film.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, and those skilled in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a first exemplary embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 제1 도전막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물 또는 아모퍼스 카본(amorphous carbon)으로 형성할 수 있다. Referring to FIG. 1A, a tunnel insulating layer 102, a floating conductive first conductive layer 104, and a device isolation mask 112 are sequentially formed on a semiconductor substrate 100. The device isolation mask 112 may be formed in a stacked structure of the buffer oxide film 106, the nitride film 108, and the hard mask 110. In this case, the hard mask 110 may be formed of nitride, oxide, or amorphous carbon.

한편, 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다.Meanwhile, the first conductive film 104 is for forming a floating gate of a flash memory device. The first conductive film 104 may be formed of a polysilicon film, a metal film, or a laminated film thereof, preferably a polysilicon film. The tunnel insulating layer 102 may be formed of a silicon oxide layer (SiO 2 ), and in this case, may be formed by an oxidation process.

이어서, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 패터닝된 소자 분리 마스 크(112)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 한편, 소자 분리 마스크(112), 제1 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 일부 두께만큼 식각될 수 있다.Subsequently, the device isolation mask 112, the first conductive layer 104, and the tunnel insulating layer 102 of the device isolation region are sequentially etched by an etching process using a mask (not shown) to remove the device isolation region of the semiconductor substrate 100. Expose More specifically described as follows. A photoresist pattern (not shown) is formed by applying a photoresist on the device isolation mask 112 to form a photoresist film (not shown), and performing exposure and development processes to expose the device isolation mask 112 in the device isolation region. To form. Subsequently, the device isolation region of the device isolation mask 112 is etched by an etching process using a photoresist pattern. Thereafter, the photoresist pattern is removed. Subsequently, the first conductive film 104 and the tunnel insulating film 102 are etched by an etching process using the patterned device isolation mask 112. As a result, the semiconductor substrate 100 in the device isolation region is exposed. Meanwhile, in the process of etching the device isolation mask 112, the first conductive layer 104, and the tunnel insulating layer 102, the hard mask 110 may also be etched to a certain thickness.

그런 다음, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이렇게, 트렌치(114)는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다.Then, the trench 114 is formed by etching the semiconductor substrate 100 in the exposed device isolation region by an etching process. As such, the trench 114 is preferably formed by an ASA-STI (Advanced Self Aligned-Shallow Trench Isolation) process.

도 1b를 참조하면, 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(미도시)으로 형성된다. 한편, 산화 공정에 의해 트렌치(114)의 측벽 및 저면 뿐만 아니라 제1 도전막(104) 및 소자 분리 마스크(112)의 표면도 일부 두께만큼 산화될 수 있다. 이 경우, 측벽 산화막은 전체 표면에 형성되며, 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(114)의 측벽 및 저면에서 측벽 산화막이 보다 두껍게 형성된다. Referring to FIG. 1B, an oxidation process may be further performed to heal etch damage generated on the sidewalls and the bottom of the trench 114 by an etching process for forming the trench 114. As a result, the sidewalls and the bottom surface of the trench 114 are oxidized through an oxidation process to form an etch damage layer as a sidewall oxide layer (not shown). Meanwhile, the surface of the first conductive layer 104 and the device isolation mask 112, as well as the sidewalls and the bottom surface of the trench 114, may be oxidized to some thickness by an oxidation process. In this case, the sidewall oxide film is formed on the entire surface, and the sidewall oxide film is formed thicker on the sidewall and the bottom of the trench 114 because a large amount of silicon is distributed on the sidewall and the bottom of the trench 114.

이어서, 측벽 산화막을 포함한 반도체 기판(100) 상에 산화막과 질화막의 적층막으로 이루어지는 라이너 절연막(120)을 형성한다. 우선, 측벽 산화막 상부에 산화물을 라이너(liner) 형태로 증착하여 산화막인 제1 라이너 절연막(116)을 형성한다. 이때, 제1 라이너 절연막(116)은 트렌치(114)의 측면보다 저면에서 두껍게 형성되어 트렌치(114)를 일부 채우면서 종횡비가 낮아지도록 물리기상증 착(Physical Vapor Deposition; PVD) 방법으로 형성하며, 공정 마진과 그 특성의 필요에 따라 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성한다. 제1 라이너 절연막(116)은 500 내지 1500Å의 두께로 형성한다.Subsequently, a liner insulating film 120 made of a laminated film of an oxide film and a nitride film is formed on the semiconductor substrate 100 including the sidewall oxide film. First, an oxide is deposited on the sidewall oxide layer in the form of a liner to form a first liner insulating layer 116 that is an oxide layer. In this case, the first liner insulating layer 116 is formed thicker than the side surface of the trench 114 to fill a portion of the trench 114 by lowering the aspect ratio by physical vapor deposition (PVD) method, According to the process margin and the characteristics of its characteristics, it is formed of any one of a high temperature oxide (HTO), a high density plasma (HDP) oxide film, and a low pressure-tetra ethoxy silicate glass (LP-TEOS) film. The first liner insulating layer 116 is formed to a thickness of 500 to 1500 kPa.

그런 다음, 제1 라이너 절연막(116) 상에 제1 라이너 절연막(116)과 식각 선택비가 서로 다른 물질을 라이너 형태로 증착하여 제2 라이너 절연막(118)을 형성한다. 바람직하게, 제2 라이너 절연막(118)은 질화막으로 형성한다. 제2 라이너 절연막(118)의 두께는 소자의 목표 임계치수(Critical Dimension; CD) 또는 전기적 타겟(Electrical Target)에 따라 결정되며, 30 내지 300Å으로 형성한다. 제2 라이너 절연막(118)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있으며, 바람직하게 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법 또는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성할 수 있다. 여기서, 제2 라이너 절연막(118)은 후속한 소자 분리막(미도시)의 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하기 위한 습식 식각(Wet Etch) 공정에서 제1 도전막(104)의 측벽이 노출되지 않도록 식각 정지막으로 사용되고, 후속한 열공정에 의한 열변형을 방지하여 최종적으로 제1 도전막(104)의 표면을 노출시키는데 매우 결정적인 공정 마진을 제공한다. Next, a second liner insulating layer 118 is formed on the first liner insulating layer 116 by depositing a material in which the first liner insulating layer 116 and the etching selectivity are different from each other in a liner form. Preferably, the second liner insulating film 118 is formed of a nitride film. The thickness of the second liner insulating layer 118 is determined according to a target critical dimension (CD) or an electrical target of the device, and is formed to be 30 to 300 mW. The second liner insulating layer 118 may be formed by a chemical vapor deposition (CVD) method, preferably, plasma enhanced chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (Low Pressure Chemical Vapor Deposition). Vapor Deposition (LPCVD) method. Here, the second liner insulating layer 118 is formed of the first conductive layer 104 in a wet etching process for controlling the effective field oxide height (EFH) of the subsequent isolation layer (not shown). It is used as an etch stop film so that sidewalls are not exposed, and prevents thermal deformation by subsequent thermal processes, thus providing a very critical process margin for finally exposing the surface of the first conductive film 104.

이어서, 트렌치(114)가 채워지도록 제2 라이너 절연막(118) 상에 소자 분리 절연막(122)을 형성한다. 소자 분리 절연막(122)은 트렌치(114)의 갭 필(gap-fill) 특성을 향상시키기 위하여 스핀 코팅(spin coating) 방식을 이용하여 PSZ(polysilazane)막으로 형성한다.Subsequently, the device isolation insulating layer 122 is formed on the second liner insulating layer 118 to fill the trench 114. The device isolation insulating layer 122 is formed of a polysilazane (PSZ) film using a spin coating method to improve the gap-fill characteristics of the trench 114.

이후, PSZ막에 포함된 불순물이나 수분을 제거하고, 막을 치밀화시키기 위하여 200℃ 내지 600℃의 온도에서 큐어링(Curing) 공정을 더 실시한다. Thereafter, an impurity or moisture contained in the PSZ film is removed, and a curing process is further performed at a temperature of 200 ° C. to 600 ° C. to densify the film.

도 1c를 참조하면, 소자 분리 마스크(112)의 질화막(108) 표면이 노출되는 시점까지 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 식각한다. 이때, 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 트렌치(114) 내부에 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 포함하는 소자 분리막(124)이 형성되며, 소자 분리막(124)에 의해 소자 분리 영역과 활성 영역이 정의된다.Referring to FIG. 1C, the first and second liner insulating layers 116 and 118 and the device isolation insulating layer 122 are etched until the surface of the nitride layer 108 of the device isolation mask 112 is exposed. In this case, the etching process may be performed by a chemical mechanical polishing (CMP) process. As a result, the device isolation layer 124 including the first and second liner insulating layers 116 and 118 and the device isolation insulating layer 122 is formed in the trench 114. The active area is defined.

도 1d를 참조하면, 소자 분리 영역에 제1 및 제2 라이너 절연막(116, 118) 및 소자 분리 절연막(122)을 잔류시키되, 소자 분리 절연막(122)이 제1 도전막(104)보다 낮은 높이로 잔류되도록 식각 공정을 실시한다. Referring to FIG. 1D, the first and second liner insulating layers 116 and 118 and the device isolation insulating layer 122 are left in the device isolation region, but the device isolation insulating layer 122 is lower than the first conductive layer 104. The etching process is carried out so as to remain.

여기서, 식각 공정은 습식 식각(Wet Etch) 공정으로 실시하며, 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시한다. 이때, 인산(H3PO4) 용액에 의해 질화막(108)이 선택적으로 제거되면서 제2 라이너 절연막(118)이 일부 제거되고, HF가 포함된 용액에 의해 버퍼 산화막(106)이 제거되어 제1 도전막(104)의 표면이 노출되고, 소자 분리 절연막(122)이 일정 두께만큼 식각되어 트렌치(114) 내부에 잔류된 소자 분리 절연막(122)보다 높게 돌출된 제2 라이너 절연막(118)의 측벽이 노출되면서 유효 산화막 높이(Effective Field oxide Height; EFH)가 제어된다. Here, the etching process is performed by a wet etching process, using a phosphoric acid (H 3 PO 4 ) solution and a solution containing HF sequentially. In this case, the nitride film 108 is selectively removed by the phosphoric acid (H 3 PO 4 ) solution, and a part of the second liner insulating film 118 is removed, and the buffer oxide film 106 is removed by the solution containing HF to thereby remove the first film. The sidewall of the second liner insulating layer 118 is exposed to the surface of the conductive film 104 and the device isolation insulating film 122 is etched by a predetermined thickness and protrudes higher than the device isolation insulating film 122 remaining in the trench 114. As it is exposed, the effective field oxide height (EFH) is controlled.

이는 HF가 포함된 용액을 이용한 식각 과정에서 제2 라이너 절연막(118)과 소자 분리 절연막(122) 간 식각 비(etch rate) 차이에 의해 제2 라이너 절연막(118)이 일부 제거되지 않고 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 측벽에 윙 스페이서(wing spacer) 형태로 잔류되기 때문이다. 이로써, 제2 라이너 절연막(118)에 의해 제1 라이너 절연막(116)의 식각이 최소화되어 제1 라이너 절연막(116)도 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 측벽에 잔류하게 된다. 그러나, 도면에서보다 제1 및 제2 라이너 절연막(116, 118)이 더 식각되어 제1 도전막(104)의 측벽 상부가 일부 노출될수도 있다. This is because the second liner insulating layer 118 is not partially removed due to the difference in the etch rate between the second liner insulating layer 118 and the device isolation insulating layer 122 in the etching process using the HF-containing solution. This is because it protrudes from 122 and remains on the sidewall of the first conductive film 104 in the form of a wing spacer. As a result, the etching of the first liner insulating layer 116 is minimized by the second liner insulating layer 118, so that the first liner insulating layer 116 also protrudes from the device isolation insulating layer 122, and is formed on the sidewall of the first conductive layer 104. Will remain. However, the first and second liner insulating layers 116 and 118 may be more etched than in the drawings, and the upper portion of the sidewall of the first conductive layer 104 may be partially exposed.

도 1e를 참조하면, 제1 도전막(104)의 측벽에 잔류된 제1 및 제2 라이너 절연막(116, 118)을 식각하되, 터널 절연막(102)이 노출되지 않고 소자 분리 절연막(122)보다 높게 잔류되도록 식각 공정을 실시한다. 여기서, 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시한다. 따라서, 인산(H3PO4) 용액에 의해 제2 라이너 절연막(118)이 일부 식각되고, HF가 포함된 용액에 의해 제1 라이너 절연막(116)이 일부 식각되어 제1 도전막(104)의 측벽이 일부 노출된다. 즉, 제1 및 제2 라이너 절연막(116, 118)이 트렌치(114) 내 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 하부 측벽에 일부 잔류된다. 한편, 제1 라이너 절연막(116)의 제거 과정에서 소자 분리 절연막(122)도 일부 두께만큼 식각되어 소자 분리 절연막(122)의 높이가 낮아진다. Referring to FIG. 1E, the first and second liner insulating layers 116 and 118 remaining on the sidewalls of the first conductive layer 104 are etched, but the tunnel insulating layer 102 is not exposed and the element isolation insulating layer 122 is removed. The etching process is carried out so that it remains high. Here, the etching process is carried out using a solution containing a phosphoric acid (H 3 PO 4 ) and a solution HF sequentially. Therefore, the second liner insulating layer 118 is partially etched by the phosphoric acid (H 3 PO 4 ) solution, and the first liner insulating layer 116 is partially etched by the solution containing HF to form the first conductive layer 104. The side walls are partially exposed. That is, the first and second liner insulating layers 116 and 118 may protrude from the device isolation insulating layer 122 in the trench 114 and remain partially on the lower sidewall of the first conductive layer 104. Meanwhile, in the process of removing the first liner insulating layer 116, the device isolation insulating layer 122 is also etched by a partial thickness, thereby lowering the height of the device isolation insulating layer 122.

이렇듯, 본 발명의 제1 실시예에서는 소자 분리 절연막(122)의 높이를 낮추는 과정에서 식각 비 차이에 의해 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용하여 안정적으로 원하는 EFH를 확보할 수 있다. 또한, EFH 제어 후 제1 및 제2 라이너 절연막(116, 118)을 일부 식각하는 과정에서 터널 절연막(102)이 노출되는 것이 방지되고, 이후에 형성될 컨트롤 게이트와 반도체 기판(100) 사이의 전체 절연막 두께는 두껍게 유지됨으로써, 컨트롤 게이트와 반도체 기판(100) 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선할 수 있다. 여기서, 항복전압은 컨트롤 게이트와 반도체 기판(100) 사이에 역방향으로 전류가 흐를때의 전압을 의미한다.As described above, in the first embodiment of the present invention, the liner insulating layer 120 remaining in the form of a wing spacer on the sidewall of the first conductive layer 104 due to the difference in etching ratio is used in the process of lowering the height of the device isolation insulating layer 122. It is possible to secure the desired EFH. In addition, the tunnel insulation layer 102 may be prevented from being exposed in the process of partially etching the first and second liner insulation layers 116 and 118 after the EFH control, and the entirety between the control gate and the semiconductor substrate 100 to be formed later. By keeping the thickness of the insulating layer thick, it is possible to improve a phenomenon in which the breakdown voltage (insulation breakdown voltage) between the control gate and the semiconductor substrate 100 is reduced. Here, the breakdown voltage means a voltage when a current flows in a reverse direction between the control gate and the semiconductor substrate 100.

도 1f를 참조하면, 소자 분리막(122) 및 제1 도전막(104)을 포함한 반도체 기판(100) 상에 유전체막(126) 및 컨트롤 게이트용 제2 도전막(미도시)을 형성한다. 유전체막(126)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성하거나 유전상수가 3.9 이상인 고유전 물질을 적층하여 고유전막으로 형성할 수 있다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.Referring to FIG. 1F, a dielectric film 126 and a second conductive film for a control gate (not shown) are formed on the semiconductor substrate 100 including the device isolation film 122 and the first conductive film 104. The dielectric film 126 may be formed of a laminated film of an oxide film, a nitride film, and an oxide film (Oxide-Nitride-Oxide; ONO), or may be formed of a high dielectric film by laminating a high dielectric material having a dielectric constant of 3.9 or more. The second conductive film may be formed of a polysilicon film, a metal film, or a laminated film thereof, preferably a polysilicon film.

이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(126) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(128)를 형성한다. 이로써, 터널 절연 막(102), 플로팅 게이트(104a), 유전체막(126) 및 컨트롤 게이트(128)의 적층 구조를 갖는 게이트 패턴이 형성된다.Subsequently, the second conductive film, the dielectric film 126, and the first conductive film 104 are patterned by a conventional etching process to form a floating gate 104a and a second conductive film formed of the first conductive film 104. The control gate 128 is formed. As a result, a gate pattern having a laminated structure of the tunnel insulating film 102, the floating gate 104a, the dielectric film 126, and the control gate 128 is formed.

상기한 바와 같이, 본 발명의 제1 실시예에서는 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용한 식각 공정으로 소자 분리 절연막(122)의 두께를 낮춤으로써, 플로팅 게이트(104a) 사이에 컨트롤 게이트(128)가 더 많이 존재하고, 그에 따라 플로팅 게이트(104a) 사이의 유전 상수 값이 낮아져 인접한 워드라인 간에 간섭(interference) 현상을 줄여 프로그램 및 소거 속도를 향상시킬 수 있다. As described above, in the first embodiment of the present invention, by lowering the thickness of the device isolation insulating film 122 by an etching process using the liner insulating film 120 remaining on the sidewall of the first conductive film 104 in the form of a wing spacer. In addition, there are more control gates 128 between the floating gates 104a, which results in a lower dielectric constant value between the floating gates 104a, thereby reducing the interference between adjacent word lines, thereby improving program and erase speeds. You can.

도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of forming an isolation layer of a flash memory device according to a second exemplary embodiment of the present invention.

도 2a를 참조하면, 본 발명의 제1 실시예의 도 1d까지 완료된 반도체 기판(100)에 제2 라이너 절연막(118)이 산화되도록 산화(oxidation) 공정을 실시한다. 바람직하게, 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시한다. 이때, 라디칼 산화 공정은 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시하거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시한다.Referring to FIG. 2A, an oxidation process is performed to oxidize the second liner insulating layer 118 to the semiconductor substrate 100 of FIG. 1D of the first embodiment of the present invention. Preferably, the oxidation process is carried out in a radical oxidation process. At this time, the radical oxidation process is performed by a thermal process using H 2 , O 2 , N 2 and Ar gas at a temperature of 600 to 1200 ℃ and a pressure of 0.01 to 500 torr, or by a SPA (Slot Plane Antenna) using a plasma method do.

이로써, 트렌치(114) 내 소자 분리 절연막(122)보다 높게 돌출되어 제1 도전막(104)의 측벽에 잔류하는 제2 라이너 절연막(118)의 상부가 산화되어 산화질화막(130)으로 변경된다. 이렇게, 제2 라이너 절연막(118)의 상부가 산화질화막(130) 으로 변경될 경우 EFH 제어 후 산화질화막(130)의 일부를 제거하기 위한 식각 공정은 인산(H3PO4) 용액을 사용하지 않고 HF가 포함된 용액을 이용하여 실시할 수 있다. As a result, an upper portion of the second liner insulating layer 118 that protrudes higher than the device isolation insulating layer 122 in the trench 114 and remains on the sidewall of the first conductive layer 104 is oxidized and changed into the oxynitride layer 130. As such, when the upper portion of the second liner insulating layer 118 is changed to the oxynitride layer 130, an etching process for removing a portion of the oxynitride layer 130 after the EFH control does not use a phosphoric acid (H 3 PO 4 ) solution. This can be done using a solution containing HF.

도 2b를 참조하면, 제1 도전막(104) 측벽에 잔류된 제1 라이너 절연막(116) 및 산화질화막(130)을 식각하되, 터널 절연막(102)이 노출되지 않고 소자 분리 절연막(122)보다 높게 잔류되도록 식각 공정을 실시한다.Referring to FIG. 2B, the first liner insulating layer 116 and the oxynitride layer 130 remaining on the sidewalls of the first conductive layer 104 are etched, but the tunnel insulating layer 102 is not exposed, rather than the device isolation insulating layer 122. The etching process is carried out so that it remains high.

여기서, 식각 공정은 HF가 포함된 용액을 이용하여 실시한다. 이때, HF가 포함된 용액을 이용하여 산화질화막(130)은 모두 제거하고, 제1 및 제2 라이너 절연막(116, 118)은 일부 식각하여 제1 도전막(104)의 측벽이 일부 노출되도록 한다. 이로써, 제1 및 제2 라이너 절연막(116, 118)이 소자 분리 절연막(122)보다 돌출되어 제1 도전막(104)의 하부 측벽에 잔류된다. 한편, 산화질화막(130) 및 제1 라이너 절연막(116)의 식각 과정에서 소자 분리 절연막(122)의 일부도 함께 식각되어 소자 분리 절연막(122)의 높이가 낮아진다. Here, the etching process is performed using a solution containing HF. In this case, all of the oxynitride layer 130 is removed by using a solution containing HF, and the first and second liner insulating layers 116 and 118 are partially etched to partially expose the sidewalls of the first conductive layer 104. . As a result, the first and second liner insulating layers 116 and 118 protrude from the device isolation insulating layer 122 and remain on the lower sidewall of the first conductive layer 104. Meanwhile, during the etching process of the oxynitride layer 130 and the first liner insulating layer 116, a portion of the device isolation insulating layer 122 is also etched to lower the height of the device isolation insulating layer 122.

이렇듯, 본 발명의 제2 실시예에서는 소자 분리 절연막(122)의 높이를 낮추는 과정에서 식각 비 차이에 의해 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막(120)을 이용하여 안정적으로 원하는 EFH를 확보할 수 있다. 또한, EFH 제어 후 산화질화막(130) 및 제1 및 제2 라이너 절연막(116, 118)을 일부 식각하는 과정에서 터널 절연막(102)이 노출되는 것이 방지되고, 이후에 형성될 컨트롤 게이트와 반도체 기판(100) 사이의 전체 절연막 두께는 두껍게 유지됨으로 써, 컨트롤 게이트와 반도체 기판(100) 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선할 수 있다. As described above, in the second embodiment of the present invention, the liner insulating layer 120 remaining in the form of a wing spacer on the sidewall of the first conductive layer 104 due to the etching ratio difference is used in the process of lowering the height of the device isolation insulating layer 122. It is possible to secure the desired EFH. In addition, after the EFH control, the tunnel insulating layer 102 is prevented from being partially etched during the etching of the oxynitride layer 130 and the first and second liner insulating layers 116 and 118, and the control gate and the semiconductor substrate to be formed later. Since the total thickness of the insulating film between the layers 100 is kept thick, the phenomenon in which the breakdown voltage (insulation breakdown voltage) between the control gate and the semiconductor substrate 100 is reduced can be improved.

특히, EFH 제어 후 산화 공정을 실시하여 소자 분리 절연막(122)보다 돌출된 제2 라이너 질화막(118)을 산화시켜 산화질화막(130)으로 변경함으로써, 후속한 산화질화막(130) 및 제1 라이너 절연막(116)의 식각 공정 시 산화질화막(130)과 제1 라이너 절연막(116)의 식각 선택비를 유사하게 하여 하나의 케미컬을 이용하여 식각 공정을 실시함에 따라 식각 공정을 단순화할 수 있다.In particular, after the EFH control, an oxidation process is performed to oxidize the second liner nitride film 118 that protrudes from the device isolation insulating film 122 to change to the oxynitride film 130, thereby to follow the oxynitride film 130 and the first liner insulating film. In the etching process of 116, the etching process may be simplified by using one chemical by making the etching selectivity of the oxynitride layer 130 and the first liner insulating layer 116 similar to each other.

도 2c를 참조하면, 소자 분리막(124) 및 제1 도전막(104)을 포함한 반도체 기판(100) 상에 유전체막(126) 및 컨트롤 게이트용 제2 도전막(미도시)을 형성한다. 유전체막(126)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성하거나 유전상수가 3.9 이상인 고유전 물질을 적층하여 고유전막으로 형성할 수 있다. 제2 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.Referring to FIG. 2C, a dielectric layer 126 and a second conductive layer for a control gate (not shown) are formed on the semiconductor substrate 100 including the device isolation layer 124 and the first conductive layer 104. The dielectric film 126 may be formed of a laminated film of an oxide film, a nitride film, and an oxide film (Oxide-Nitride-Oxide; ONO), or may be formed of a high dielectric film by laminating a high dielectric material having a dielectric constant of 3.9 or more. The second conductive film may be formed of a polysilicon film, a metal film, or a laminated film thereof, preferably a polysilicon film.

이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(126) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(128)를 형성한다. 이로써, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(126) 및 컨트롤 게이트(128)의 적층 구조를 갖는 게이트 패턴이 형성된다.Subsequently, the second conductive film, the dielectric film 126, and the first conductive film 104 are patterned by a conventional etching process to form a floating gate 104a and a second conductive film formed of the first conductive film 104. The control gate 128 is formed. As a result, a gate pattern having a laminated structure of the tunnel insulating film 102, the floating gate 104a, the dielectric film 126, and the control gate 128 is formed.

상기한 바와 같이, 본 발명의 제2 실시예에서는 제1 도전막(104)의 측벽에 윙 스페이서 형태로 잔류된 라이너 절연막을 이용한 식각 공정으로 소자 분리 절연 막(122)의 두께를 낮춤으로써, 플로팅 게이트(104a) 사이에 컨트롤 게이트(128)가 더 많이 존재하고, 그에 따라 플로팅 게이트(104a) 사이의 유전 상수 값이 낮아져 인접한 워드라인 간에 간섭(interference) 현상을 줄여 프로그램 및 소거 속도를 향상시킬 수 있다. As described above, in the second embodiment of the present invention, the thickness of the device isolation insulating film 122 is reduced by an etching process using the liner insulating film remaining on the sidewall of the first conductive film 104 in the form of a wing spacer. More control gates 128 are present between the gates 104a, resulting in lower dielectric constant values between the floating gates 104a, thereby reducing program interference and improving program and erase speeds. have.

본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.

본 발명은 산화막과 질화막의 적층막으로 라이너 절연막을 형성하여 유효 산화막 높이(EFH) 제어를 위한 습식 식각 공정에서 식각 비 차이에 의해 플로팅 게이트용 도전막의 측벽에 윙 스페이서(wing spacer) 형태로 잔류된 라이너 절연막을 이용하여 소자 분리 절연막의 두께는 낮추되, 터널 절연막이 노출되는 것을 방지하고, 컨트롤 게이트와 반도체 기판 사이의 전체 절연막 두께는 두껍게 유지함으로써, 컨트롤 게이트와 반도체 기판 사이의 항복전압(절연파괴 전압)이 감소되는 현상을 개선하고, 플로팅 게이트 사이에 컨트롤 게이트가 더 많이 존재하도록 함에 따라 플로팅 게이트 사이의 유전 상수 값이 낮아져 인접한 워드라인 간 간섭 현상을 줄일 수 있다.According to the present invention, a liner insulating film is formed of a laminated film of an oxide film and a nitride film, and thus, in the wet etching process for controlling the effective oxide film height (EFH), the remaining portions in the form of wing spacers are formed on the sidewalls of the conductive film for the floating gate due to the difference in etching ratio. By using the liner insulating film, the thickness of the device isolation insulating film is lowered, but the tunnel insulating film is prevented from being exposed, and the overall insulating film thickness between the control gate and the semiconductor substrate is kept thick, so that the breakdown voltage between the control gate and the semiconductor substrate (insulation breakdown) is reduced. Voltage is reduced, and more control gates exist between the floating gates, thereby lowering the dielectric constant value between the floating gates, thereby reducing interference between adjacent word lines.

또한, 본 발명은 EFH 제어 후 산화 공정을 실시하여 트렌치 내 소자 분리 절연막보다 돌출된 제2 라이너 절연막을 산화질화막으로 변경함으로써, 후속한 산화질화막과 제1 라이너 절연막의 식각 공정 시 HF가 포함된 용액만을 사용하므로 식각 공정을 단순화할 수 있다.In addition, the present invention performs an oxidation process after the control of the EFH to change the second liner insulating film protruding from the device isolation insulating film in the trench into an oxynitride film, so that the solution containing HF in the subsequent etching process of the oxynitride film and the first liner insulating film The use of only simplifies the etching process.

Claims (20)

반도체 기판의 활성 영역 상에는 터널 절연막, 도전막 및 소자 분리 마스크의 적층막을 형성하고, 상기 반도체 기판의 소자 분리 영역에는 트렌치를 형성하는 단계;Forming a stacked film of a tunnel insulating film, a conductive film, and a device isolation mask on an active region of the semiconductor substrate, and forming a trench in the device isolation region of the semiconductor substrate; 상기 트렌치와 상기 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계;Sequentially forming and filling a first liner insulating film, a second liner insulating film, and a device isolation insulating film between the trench and the stacked layers; 상기 소자 분리 영역에 상기 제1 및 제2 라이너 절연막 및 상기 소자 분리 절연막을 잔류시키되, 상기 소자 분리 절연막이 상기 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계; 및Performing a first etching process such that the first and second liner insulating layers and the device isolation insulating film remain in the device isolation region, and the device isolation insulating film remains at a lower level than the conductive film; And 상기 도전막 측벽에 잔류된 상기 제1 및 제2 라이너 절연막을 식각하되, 상기 터널 절연막이 노출되지 않고 상기 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.Etching the first and second liner insulating layers remaining on the sidewalls of the conductive layer, and performing a second etching process so that the tunnel insulating layer is not exposed and remains higher than the device isolation insulating layer. Separator Formation Method. 반도체 기판의 활성 영역 상에는 터널 절연막, 도전막 및 소자 분리 마스크의 적층막을 형성하고, 반도체 기판의 소자 분리 영역에는 트렌치를 형성하는 단계;Forming a laminated film of a tunnel insulating film, a conductive film, and a device isolation mask on the active region of the semiconductor substrate, and forming a trench in the device isolation region of the semiconductor substrate; 상기 트렌치와 상기 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계;Sequentially forming and filling a first liner insulating film, a second liner insulating film, and a device isolation insulating film between the trench and the stacked layers; 상기 소자 분리 영역에 상기 제1 및 제2 라이너 절연막 및 상기 소자 분리 절연막을 잔류시키되, 상기 소자 분리 절연막이 상기 도전막보다 낮은 높이로 잔류되도록 제1 식각 공정을 실시하는 단계; Performing a first etching process such that the first and second liner insulating layers and the device isolation insulating film remain in the device isolation region, and the device isolation insulating film remains at a lower level than the conductive film; 상기 도전막 측벽에 잔류되어 노출된 상기 제2 라이너 절연막이 산화되도록 산화 공정을 실시하는 단계; 및Performing an oxidation process to oxidize the second liner insulating layer remaining on the sidewall of the conductive layer; And 상기 도전막 측벽에 잔류된 상기 제1 라이너 절연막 및 산화된 상기 제2 라이너 절연막을 식각하되, 상기 터널 절연막이 노출되지 않고 상기 소자 분리 절연막보다 높게 잔류되도록 제2 식각 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.Etching the first liner insulating layer and the oxidized second liner insulating layer remaining on the sidewall of the conductive layer, and performing a second etching process so that the tunnel insulating layer is not exposed and remains higher than the device isolation insulating layer. Method of forming a device separator of a flash memory device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 도전막은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the conductive film is formed of a polysilicon film, a metal film, or a laminated film thereof. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 라이너 절연막 및 상기 제2 라이너 절연막은 식각 선택비가 서로 다른 물질로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.The method of claim 1, wherein the first liner insulating layer and the second liner insulating layer are formed of materials having different etching selectivity. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 라이너 절연막은 산화막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the first liner insulating layer is formed of an oxide film. 제 5 항에 있어서,The method of claim 5, wherein 상기 산화막은 고온산화막(High Temperature Oxide; HTO), 고밀도플라즈마(High Density Plasma; HDP) 산화막 및 LP-TEOS(Low Pressure-Tetra Ethoxy Silicate Glass)막 중 어느 하나로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.The oxide film may be formed of any one of a high temperature oxide (HTO), a high density plasma (HDP) oxide film, and a low pressure-tetra ethoxy silica glass (LP-TEOS) film. . 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 라이너 절연막은 상기 트렌치의 측면보다 저면에서 두껍게 형성되도록 물리기상증착 방법으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the first liner insulating layer is formed by a physical vapor deposition method so that the first liner insulating layer is formed thicker than the side surface of the trench. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 라이너 절연막은 500 내지 1500Å의 두께로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the first liner insulating layer is formed to a thickness of 500 to 1500 소자. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 라이너 절연막은 질화막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the second liner insulating layer is formed of a nitride film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 라이너 절연막은 30 내지 300Å의 두께로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the second liner insulating layer is formed to a thickness of 30 to 300 Å. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 소자 분리 절연막은 PSZ(polysilazane)막으로 형성되는 플래시 메모리 소자의 소자 분리막 형성 방법.The device isolation layer is formed of a polysilazane (PSZ) film is a device isolation film forming method of a flash memory device. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 트렌치와 상기 적층막들 사이를 제1 라이너 절연막, 제2 라이너 절연막 및 소자 분리 절연막을 순차적으로 형성하여 채우는 단계는,Forming and filling the first liner insulating film, the second liner insulating film and the device isolation insulating film in sequence between the trench and the laminated film, 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 적층막 상에 상기 제1 및 제2 라이너 절연막 및 상기 소자 분리 절연막을 순차적으로 형성하는 단계;Sequentially forming the first and second liner insulating films and the device isolation insulating film on the laminated film including the trenches to fill the trenches; 상기 소자 분리 절연막을 치밀화시키기 위해 큐어링 공정을 실시하는 단계; 및Performing a curing process to densify the device isolation insulating film; And 상기 소자 분리 마스크의 질화막 표면이 노출되는 시점까지 상기 소자 분리 절연막, 상기 제1 및 제2 라이너 절연막을 식각하는 단계를 더 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.Etching the device isolation insulating film and the first and second liner insulating films until a surface of the nitride film of the device isolation mask is exposed. 제 12 항에 있어서, The method of claim 12, 상기 큐어링 공정은 200 내지 600℃의 온도에서 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.The curing process is a device isolation film forming method of a flash memory device performed at a temperature of 200 to 600 ℃. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.The method of claim 1, wherein the first etching process is performed using a solution containing phosphoric acid (H 3 PO 4 ) and a solution containing HF sequentially. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제1 식각 공정 시 상기 소자 분리 마스크가 함께 제거되는 플래시 메모리 소자의 소자 분리막 형성 방법.The device isolation layer forming method of claim 1, wherein the device isolation mask is removed together during the first etching process. 제 1 항에 있어서, The method of claim 1, 상기 제2 식각 공정은 인산(H3PO4) 용액과 HF가 포함된 용액을 순차적으로 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.The second etching process is a method of forming a device isolation layer of a flash memory device is carried out by sequentially using a solution containing a phosphoric acid (H 3 PO 4 ) and HF. 제 2 항에 있어서, The method of claim 2, 상기 산화 공정은 라디칼 산화(radical oxidation) 공정으로 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.And the oxidation process is performed by a radical oxidation process. 제 17 항에 있어서, The method of claim 17, 상기 라디칼 산화 공정은 600 내지 1200℃의 온도와 0.01 내지 500torr의 압력에서 H2, O2, N2 및 Ar 가스를 이용한 열공정으로 실시되거나, 플라즈마 방식을 이용하는 SPA(Slot Plane Antenna)로 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.The radical oxidation process is performed by a thermal process using H 2 , O 2 , N 2, and Ar gas at a temperature of 600 to 1200 ° C. and a pressure of 0.01 to 500 torr, or is performed by a slot plane antenna (SPA) using a plasma method. Method of forming a device separator of a flash memory device. 제 2 항에 있어서, The method of claim 2, 상기 제2 식각 공정은 HF가 포함된 용액을 이용하여 실시되는 플래시 메모리 소자의 소자 분리막 형성 방법.The second etching process is a method of forming a device separator of a flash memory device using a solution containing HF. 제 2 항에 있어서, The method of claim 2, 상기 제2 라이너 절연막이 상기 제1 라이너 절연막과 다른 식각 선택비를 갖도록 질화막으로 형성되고,The second liner insulating film is formed of a nitride film to have an etching selectivity different from the first liner insulating film, 상기 산화 공정에 의해 상기 도전막 측벽에 잔류되어 노출된 상기 제2 라이너 절연막이 산화질화막으로 변경되는 플래시 메모리 소자의 소자 분리막 형성 방법.And a second liner insulating film remaining on the sidewall of the conductive film and exposed by the oxidation process is changed to an oxynitride film.
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