KR102072036B1 - Semiconductor apparatus, manufacturing method of the semiconductor apparatus and electronic apparatus having the semiconductor apparatus - Google Patents

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Abstract

본 기술은 활성영역을 정의하는 소자분리막에서 국부적으로 게이트가 형성되는 영역에만 산화막을 형성함으로써 소자의 특성을 개선시킬 수 있는 반도체 장치에 관한 것이다. 본 기술의 반도체 장치는 활성영역을 정의하며, 게이트 영역이 식각된 리세스를 포함하는 제 1 소자분리막, 상기 리세스의 하부에 매립된 제 2 소자분리막, 상기 제 2 소자분리막 상부에 위치하는 게이트 및 상기 게이트 상부에 위치하는 실링막을 포함한다. The present technology relates to a semiconductor device capable of improving device characteristics by forming an oxide film only in a region where a gate is locally formed in a device isolation film defining an active region. The semiconductor device of the present technology defines an active region, and includes a first device isolation layer including a recess in which a gate region is etched, a second device isolation layer embedded in a lower portion of the recess, and a gate positioned on the second device isolation layer. And a sealing film positioned on the gate.

Description

반도체 장치, 그 반도체 장치의 제조 방법 및 그 반도체 장치를 갖는 전자 장치{Semiconductor apparatus, manufacturing method of the semiconductor apparatus and electronic apparatus having the semiconductor apparatus}Semiconductor device, manufacturing method of the semiconductor device and electronic device having the semiconductor device TECHNICAL FIELD

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 소자분리막 영역 중 워드라인(게이트)이 형성되는 영역에만 국부적으로 산화막을 형성하여 트랜지스터의 특성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of fabricating the same, and more particularly, to a semiconductor device and a method of fabricating a semiconductor device capable of improving transistor characteristics by locally forming an oxide film only in a region where a word line (gate) is formed in an isolation region. It is about a method.

반도체 장치가 점차 고집적화되면서, 반도체 기판의 활성영역 상부에 형성되는 패턴은 물론 패턴들 간에 전기적으로 통전되는 것을 방지하기 위해 형성하는 소자분리영역(device isolation region)의 면적까지 축소되었다.As semiconductor devices have been increasingly integrated, the pattern formed on the active region of the semiconductor substrate as well as the area of the device isolation region formed to prevent electrical conduction between the patterns has been reduced.

종래의 소자분리영역은 로커스(local oxidation of silicon; LOCOS) 공정을 통해 형성되었었는데, 소자분리영역의 면적이 축소되면서 로커스 공정 대신 작은 면적을 가지면서 우수한 소자분리영역을 형성할 수 있는 STI (shallow trench isolation) 공정이 개발되었다.Conventional device isolation region is formed through a local oxidation of silicon (LOCOS) process, STI (shallow) can form an excellent device isolation region with a small area instead of the locus process as the area of the device isolation region is reduced A trench isolation process has been developed.

STI 공정은 반도체 기판에 일정한 깊이를 갖는 소자분리용 트렌치를 형성한 후, 트렌치 내부가 매립되도록 절연물질을 증착시키고 후속 CMP 공정을 수행하여 불필요한 절연막을 제거함으로써 활성영역을 전기적으로 분리시키는 소자분리영역을 형성하는 것이다.In the STI process, a device isolation trench having a predetermined depth is formed on a semiconductor substrate, and then an insulating material is deposited so as to fill the inside of the trench, and a subsequent CMP process is performed to remove an unnecessary insulating layer to electrically isolate the active region. To form.

그러나, 반도체 장치의 디자인 룰이 점차 감소되면서 트랜지스터의 크기가 작아지면서 소자분리용 트렌치의 폭도 점차 좁아지고 있다. 이에 따라 소자분리용 트렌치의 측벽에 형성하는 측벽 산화막(Wox)의 두께도 점차 얇아져 HEIP(Hot Electorn Induced Puchthrough) 및 트랜지스터의 신뢰성 열화가 발생하고 있다.However, as the design rule of the semiconductor device is gradually reduced, as the size of the transistor is reduced, the width of the isolation trench is gradually narrowing. As a result, the thickness of the sidewall oxide film (Wox) formed on the sidewall of the device isolation trench is gradually thinned, resulting in deterioration of reliability of HEIP (Hot Electorn Induced Puchthrough) and transistor.

그렇다고 측벽 산화막(wall oxidation)의 두께를 최대한 확보하기 위해 소자분리막 전체를 산화막으로 형성하는 경우에는 소자분리막 내에 심이 더욱 유발되어 워드라인들 간의 브릿지가 발생될 수 있다. However, when the entire device isolation layer is formed of an oxide film in order to maximize the thickness of the sidewall oxide layer, the seam is further induced in the device isolation layer, thereby generating a bridge between word lines.

본 발명의 실시예는 소자분리막 영역 중 워드라인(게이트)이 형성되는 영역을 산화막으로 형성함으로써 소자의 특성(리텐션 타임, 채널 저항(Rch), 로우 해머(Row Hammer) 등)을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.According to an exemplary embodiment of the present invention, an oxide film is formed in a region of a device isolation layer, in which a word line is formed, to improve characteristics of a device (retention time, channel resistance (Rch), low hammer, etc.). A semiconductor device and a method of manufacturing the same are provided.

본 발명의 일 실시예에 따른 반도체 장치는 활성영역을 정의하며, 게이트 영역이 식각된 리세스를 포함하는 제 1 소자분리막, 상기 리세스의 하부에 매립된 제 2 소자분리막, 상기 제 2 소자분리막 상부에 위치하는 게이트 및 상기 게이트 상부에 위치하는 실링막을 포함할 수 있다.A semiconductor device according to an embodiment of the present invention defines an active region, a first device isolation layer including a recess in which a gate region is etched, a second device isolation layer buried under the recess, and the second device isolation layer. It may include a gate positioned on the upper portion and a sealing film positioned on the gate.

본 발명의 다른 실시예에 따른 반도체 장치는 활성영역을 정의하는 소자분리막, 게이트 영역의 상기 활성영역 및 상기 소자분리막이 식각된 게이트 리세스 및 상기 게이트 리세스의 하부에 형성된 게이트를 포함하며, 상기 소자분리막은 국부적으로 상기 게이트의 하부에만 위치하는 산화막을 포함할 수 있다.In an embodiment, a semiconductor device may include a device isolation layer defining an active region, the active region of the gate region, a gate recess in which the device isolation layer is etched, and a gate formed under the gate recess. The device isolation layer may include an oxide layer positioned locally only under the gate.

본 발명의 일 실시예에 따른 전자 장치는 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치 및 상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치는 활성영역을 정의하며, 게이트 영역이 식각된 리세스를 포함하는 제 1 소자분리막, 상기 리세스의 하부에 매립된 제 2 소자분리막, 상기 제 2 소자분리막 상부에 위치하는 게이트 및 상기 게이트 상부에 위치하는 실링막을 포함할 수 있다.An electronic device according to an embodiment of the present invention stores a data according to a data input / output control signal and a memory controller configured to control the data input / output operation of the memory device by generating the data input / output control signal. Wherein the memory device defines an active region, the first device isolation layer including a recess in which a gate region is etched, a second device isolation layer embedded in a lower portion of the recess, and positioned above the second device isolation layer And a sealing film disposed on the gate.

본 실시예에서는 소자분리막 영역 중 워드라인(게이트)이 형성되는 영역에 산화막을 형성하여 국부적으로 측벽 산화막의 두께를 최대한 확보함으로써 반도체 소자의 특성을 개선시켜준다.In this embodiment, an oxide film is formed in a region in which a word line (gate) is formed in the region of the isolation layer to locally maximize the thickness of the sidewall oxide layer, thereby improving characteristics of the semiconductor device.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도.
도 2는 도 1에서 A-A' 및 B-B'에 따른 단면을 모습을 보여주는 단면도.
도 3a 내지 도 3e는 도 2의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 보여주는 단면도.
도 5a 및 도 5b는 도 4의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들.
도 6은 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도.
도 8a 및 도 8b는 도 7의 메모리 장치에 대한 실시예를 보여주는 도면들.
도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도.
도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.
도 11은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도.1 is a plan view showing the layout of a semiconductor device according to an embodiment of the present invention.
Figure 2 is a cross-sectional view showing a cross-sectional view taken along AA 'and B-B' in FIG.
3A to 3E are cross-sectional views illustrating a process for forming the structure of FIG. 2.
4 is a cross-sectional view illustrating a structure of a semiconductor device according to another embodiment of the present invention.
5A and 5B are cross-sectional views illustrating a process for forming the structure of FIG. 4.
6 is a block diagram schematically illustrating a configuration of a memory device according to an embodiment of the present invention.
7 is a block diagram schematically illustrating a configuration of an electronic device having a memory device according to an embodiment of the present invention.
8A and 8B illustrate an embodiment of the memory device of FIG. 7.
9 is a block diagram schematically illustrating a configuration of an electronic device according to another embodiment of the present invention.
10 is a block diagram schematically illustrating a structure of an electronic device according to another embodiment of the present invention.
11 is a block diagram schematically illustrating a structure of an electronic device according to another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이며, 도 2는 도 1에서 A-A' 및 B-B'에 따른 단면을 모습을 보여주는 단면도이다.1 is a plan view illustrating a layout of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating a cross section taken along line AA ′ and BB ′ in FIG.

도 1 및 도 2를 참조하면, 본 실시예의 반도체 소자는 소자분리막(102)에 의해 정의된 활성영역(104)이 게이트(워드라인)(106)와 수직하게 교차하지 않고 일정 각도로 기울지게 교차하는 6F2의 구조를 갖는다. 이때, 게이트(106)는 활성영역(104) 및 소자분리막(102)의 하부에 매립되는 매립 게이트(BG; Buried Gate) 구조를 가지며, 게이트 영역에서 활성영역(104)은 소자분리막(102) 보다 돌출된 핀(Fin) 구조로 형성된다. 즉, 매립 게이트(106)는 활성영역(104)의 상부면 및 양측면과 접하도록 형성됨으로써 활성영역(103)의 3면에 채널이 형성되도록 하는 핀 게이트 구조로 형성된다. 매립 게이트(106)와 활성영역(104) 사이에는 게이트 절연막(110)이 형성된다.1 and 2, in the semiconductor device according to the present exemplary embodiment, the active region 104 defined by the device isolation layer 102 does not cross the gate (word line) 106 perpendicularly, but crosses at an angle. To have a structure of 6F 2 . In this case, the gate 106 has a buried gate (BG) structure buried under the active region 104 and the device isolation layer 102, and the active region 104 in the gate region is larger than the device isolation layer 102. It is formed of a protruding fin structure. In other words, the buried gate 106 is formed in contact with the upper surface and both sides of the active region 104 to form a fin gate structure to form a channel on three surfaces of the active region 103. A gate insulating layer 110 is formed between the buried gate 106 and the active region 104.

활성영역(104)의 측벽에는 측벽 산화막(108)이 형성되며, 소자분리막(102)은 제 1 소자분리막(102a) 및 제 2 소자분리막(102b)을 포함한다. 이때, 제 1 소자분리막(102a)은 질화막을 포함하며, 제 2 소자분리막(102b)은 산화막을 포함한다. 이때, 제 2 소자분리막(102b)은 전체 소자분리막(102) 중 특정 영역 예컨대 매립 게이트(106)의 하부에만 국부적으로 형성된다. 즉, 본 실시예에서는 소자분리막(102)을 모두 질화막(102a)으로 형성하지 않고 게이트(106)가 형성되는 영역에는 국부적으로 산화막(102b)을 이용하여 소자분리막(102)을 형성한다. 이처럼, 소자분리막(102) 중 특정 영역에만 국부적으로 산화막(102b)을 형성함으로써 소자분리막 전체를 산화막으로 형성할 때 발생될 수 있는 문제(예컨대, 워드라인들 간의 브릿지)를 발생시키지 않으면서 반도체 소자의 특성을 개선할 수 있다. 예컨대, 핀 구조를 갖는 트랜지스터의 바텀(bottom) 영역의 포텐셜 장벽 높이(potential barrier height)를 개선하고 국부적으로 수소 페시베이션(Hydrogen Passivation) 효과를 향상시킴으로써 워드라인(게이트)의 리텐션 타임(retention time)을 개선할 수 있다. 특히, 게이트(106)의 하부에 있는 소자분리막(102)을 산화막으로 형성함으로써 국부적으로 측벽 산화막의 두께를 증가시켜 반도체 소자의 리텐션 타임, 채널 저항(Rch) 및 로우 해머(Row Hammer) 특성 등을 개선시킬 수 있다.A sidewall oxide film 108 is formed on the sidewall of the active region 104, and the device isolation layer 102 includes a first device isolation layer 102a and a second device isolation layer 102b. In this case, the first device isolation film 102a includes a nitride film, and the second device isolation film 102b includes an oxide film. In this case, the second device isolation layer 102b is locally formed only in a specific region of the entire device isolation layer 102, for example, the buried gate 106. That is, in the present embodiment, the device isolation film 102 is formed using the oxide film 102b locally in the region where the gate 106 is formed without forming the device isolation film 102 as the nitride film 102a. As such, by forming the oxide film 102b locally only in a specific region of the device isolation film 102, a semiconductor device may be generated without generating a problem (eg, a bridge between word lines) that may occur when the entire device isolation film is formed as an oxide film. Can improve the characteristics. For example, the retention time of the word line (gate) is improved by improving the potential barrier height of the bottom region of the transistor having a fin structure and locally improving the hydrogen passivation effect. ) Can be improved. In particular, by forming the device isolation film 102 under the gate 106 as an oxide film, the thickness of the sidewall oxide film is locally increased to reduce the retention time, channel resistance (Rch) and low hammer (Rham) characteristics of the semiconductor device. Can be improved.

제 2 소자분리막(102b)은 SiO2를 포함하며, 고밀도 플라즈마(HDP; High-Density Plasma) 화학적 증기 증착법(CVD; Chemical Vapor Deposition)으로 형성될 수 있다. 또한, 제 2 소자분리막(102b)은 SiO2 단일막으로 이루어지거나 SiO2막과 다른 절연막이 다층으로 증착된 다층막 구조로 형성될 수도 있다. The second device isolation layer 102b may include SiO 2 , and may be formed by high-density plasma (HDP) chemical vapor deposition (CVD). In addition, the second element isolation film (102b) may be made or a single layer SiO 2 SiO 2 film and the other insulating film is formed of a multilayer film structure deposited in multiple layers.

매립 게이트(106)의 상부에는 매립 게이트(106)를 절연시키기 위한 실링절연막(112)이 형성된다. 실링절연막(112)은 질화막을 포함한다. 이러한 실링절연막(112)은 설명의 편의를 위해 도 1에는 도시하지 않았다.A sealing insulating film 112 for insulating the buried gate 106 is formed on the buried gate 106. The sealing insulating film 112 includes a nitride film. The sealing insulation film 112 is not shown in FIG. 1 for convenience of description.

도 3a 내지 도 3e는 도 2의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들이다.3A to 3E are cross-sectional views illustrating a process for forming the structure of FIG. 2.

먼저 도 3a를 참조하면, 반도체 기판(300) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성하고, 패드 질화막 상부에 감광막(미도시)을 형성한다. 이때, 패드 산화막은 패드 질화막에 의한 스트레스가 반도체 기판(300)에 전달되는 것을 억제하기 위해 형성한다. 이어서, 감광막에 대해 노광 및 현상 공정을 진행하여 활성영역(302)을 정의하는 감광막 패턴(미도시)을 형성한다.First, referring to FIG. 3A, a pad oxide layer (not shown) and a pad nitride layer (not shown) are formed on the semiconductor substrate 300, and a photoresist layer (not shown) is formed on the pad nitride layer. In this case, the pad oxide film is formed to suppress the transfer of the stress caused by the pad nitride film to the semiconductor substrate 300. Subsequently, an exposure and development process is performed on the photoresist to form a photoresist pattern (not shown) defining the active region 302.

다음에, 감광막 패턴을 마스크로 패드 질화막 및 패드 산화막을 식각하여 마스크 패턴을 형성하고, 하드마스크 패턴을 마스크로 반도체 기판(300)을 식각하여 활성영역(302)을 정의하는 소자분리용 트렌치(304)를 형성한다.Next, an etching pattern for forming a mask is formed by etching the pad nitride layer and the pad oxide layer using the photoresist pattern as a mask, and etching the semiconductor substrate 300 using the hard mask pattern as a mask to define the active region 302. ).

다음에 도 3b를 참조하면, 소자분리용 트렌치(304)의 측벽에 측벽 산화막(306)을 형성한다. 이때, 측벽 산화막(306)은 단차 피복성(step coverage)이 우수한 HTO(High Temperature Oxide) 산화막을 포함한다. HTO 산화막을 형성한 후에는 산화막의 막질을 향상시키기 위하여 어닐링(annealing) 공정을 실시할 수 있다.Next, referring to FIG. 3B, a sidewall oxide film 306 is formed on the sidewall of the device isolation trench 304. In this case, the sidewall oxide film 306 includes a high temperature oxide (HTO) oxide film having excellent step coverage. After the HTO oxide film is formed, an annealing process may be performed to improve the film quality of the oxide film.

이어서, 소자분리용 트렌치(304)가 매립되도록 절연막을 형성한 후 이를 평탄화함으로써 제 1 소자분리막(308a)을 형성한다. 제 1 소자분리막(308a)은 질화막을 포함한다.Subsequently, an insulating film is formed to fill the isolation trench 304, and the first isolation film 308a is formed by planarizing the insulating film. The first device isolation layer 308a includes a nitride film.

제 1 소자분리막(308a)이 형성된 후 패드 질화막과 패드 산화막이 제거된다. 예컨대, 인산용액을 이용한 습식식각방식으로 패드질화막이 제거되며, 연이어 불화수소 용액을 이용한 습식세정으로 패드산화막이 제거된다.After the first device isolation layer 308a is formed, the pad nitride film and the pad oxide film are removed. For example, the pad nitride film is removed by a wet etching method using a phosphoric acid solution, and the pad oxide film is subsequently removed by wet cleaning using a hydrogen fluoride solution.

다음에 도 3c를 참조하면, 활성영역(302) 및 제 1 소자분리막(308a) 상부에 매립 게이트 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이때, 매립 게이트 영역은 도 1에서 참조번호 106이 형성되는 영역에 해당한다.Next, referring to FIG. 3C, a mask pattern (not shown) defining a buried gate region is formed on the active region 302 and the first device isolation layer 308a. In this case, the buried gate region corresponds to a region where reference numeral 106 is formed in FIG. 1.

이어서, 마스크 패턴을 식각 마스크로 활성영역(302) 및 제 1 소자분리막(308a)을 식각하여 매립 게이트가 형성될 게이트용 리세스(310)를 형성한다. 이때, 활성영역(302)과 소자분리막(308a)의 식각선택비에 의해 제 1 소자분리막(308a)이 활성영역(302) 보다 더 깊게 식각되도록 함으로써 게이트용 리세스(310) 하부에서 활성영역(302)이 제 1 소자분리막(308a) 보다 돌출되는 핀(Fin) 구조가 형성된다.Next, the active region 302 and the first device isolation layer 308a are etched using the mask pattern as an etch mask to form a gate recess 310 in which the buried gate is to be formed. In this case, the first device isolation layer 308a is etched deeper than the active region 302 due to the etching selectivity between the active region 302 and the device isolation layer 308a. A fin structure in which the 302 protrudes from the first device isolation layer 308a is formed.

특히, 본 실시예에서는 돌출된 핀의 높이가 최종적으로 형성하고자 하는 목표 핀(Target Fin)의 높이 보다 높아지도록 게이트용 리세스(310)를 깊게 형성한다.In particular, in the present embodiment, the gate recess 310 is deeply formed so that the height of the protruding fin is higher than the height of the target fin to be finally formed.

다음에 도 3d를 참조하면, 게이트용 리세스(310)가 매립되도록 산화막(미도시)을 형성한 후 이를 평탄화한다. 이때, 산화막은 SiO2를 포함하며, 고밀도 플라즈마(HDP; High-Density Plasma) 화학기상증착법(CVD; Chemical Vapor Deposition)으로 형성될 수 있다.Next, referring to FIG. 3D, an oxide film (not shown) is formed to fill the gate recess 310, and then planarized. In this case, the oxide film may include SiO 2 , and may be formed by high-density plasma (HDP) chemical vapor deposition (CVD).

이어서, 게이트용 리세스(310)에 매립된 산화막을 에치백하여 게이트용 리세스(310)의 하부에 제 2 소자분리막(308b)를 형성한다. 즉, 게이트용 리세스(310) 내에서 제 1 소자분리막(308a)의 상부에는 산화막으로만 이루어진 제 2 소자분리막(308b)이 국부적으로 형성된다. 이때, 제 2 소자분리막(308b)은 돌출된 활성영역(302)의 높이가 목표 핀의 높이가 되는 지점까지 형성된다.Subsequently, an oxide film embedded in the gate recess 310 is etched back to form a second device isolation layer 308b under the gate recess 310. That is, in the gate recess 310, a second device isolation film 308b made of only an oxide film is locally formed on the first device isolation film 308a. In this case, the second device isolation layer 308b is formed to a point where the height of the protruding active region 302 becomes the height of the target pin.

이처럼 게이트용 리세스(310) 내에 제 2 소자분리막(308b)이 형성됨으로써 활성영역(302)을 정의하는 소자분리막(308)이 완성된다.As such, the second device isolation layer 308b is formed in the gate recess 310 to complete the device isolation layer 308 defining the active region 302.

다음에 도 3e를 참조하면, 게이트용 리세스(310)에서 노출된 활성영역(302)을 산화시킴으로써 활성영역(302)의 표면에 게이트 절연막(312)을 형성한다. 게이트 절연막(312)은 라디칼 산화(Radical Oxidation) 공정을 통해 활성영역(302)을 산화시킴으로써 형성될 수 있다. 또는 게이트 절연막(312)은 원자층증착법((Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)을 이용하여 고유전율을 갖는 고유전물을 게이트용 리세스(310)의 내부의 활성영역(302)의 표면에 증착시킴으로써 형성될 수 있다.Next, referring to FIG. 3E, the gate insulating layer 312 is formed on the surface of the active region 302 by oxidizing the active region 302 exposed by the gate recess 310. The gate insulating layer 312 may be formed by oxidizing the active region 302 through a radical oxidation process. Alternatively, the gate insulating layer 312 may form a high dielectric constant having a high dielectric constant by using an atomic layer deposition method or a chemical vapor deposition method. It can be formed by depositing on the surface of the.

다음에, 게이트용 리세스(310)가 매립되도록 게이트용 도전막을 형성한 후 이를 평탄화한다. 이때, 게이트용 도전막은 Ti, TiN, W, WN 등의 단일 금속 물질 또는 이들의 혼합 물질이 사용될 수 있다. 또는 도프드(doped) 폴리 실리콘이 게이트용 도전막으로 사용될 수 있다.Next, a gate conductive film is formed to fill the gate recess 310, and then planarized. In this case, a single metal material such as Ti, TiN, W, WN or a mixed material thereof may be used as the gate conductive film. Alternatively, doped polysilicon may be used as the conductive film for the gate.

다음에, 게이트용 도전막이 게이트용 리세스(310)의 하부에만 일정 높이로 남도록 게이트용 도전막을 선택적으로 제거하여 매립 게이트(314)를 형성한다. 이때, 게이트용 도전막은 에치백 공정을 통해 상부만 선택적으로 제거될 수 있다. 이어서, 게이트용 리세스(310)가 매립되도록 매립 게이트(314) 상부에 실링절연막(316)을 형성한다. 실링절연막(316)은 실리콘질화막(Si3N4)을 포함한다. 실링 절연막(316)을 형성하는 방법으로는 화학기상증착법(CVD)이 사용될 수 있다. 이때, 화학기상증착법은 대기압 화학기상 증착법(Atmospheric Pressure CVD; APCVD), 저압 화학기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 화학기상 증착법(Plasma Enhanced CVD; PECVD), 금속 유기물 화학기상 증착법(Metal Organic CVD; MOCVD) 및 열화학기상증착법(Thermal CVD)을 포함한다.Next, the buried gate 314 is formed by selectively removing the gate conductive film so that the gate conductive film remains at a predetermined height only below the gate recess 310. In this case, the gate conductive film may be selectively removed only through the etch back process. Subsequently, a sealing insulating layer 316 is formed on the buried gate 314 to fill the gate recess 310. The sealing insulating film 316 includes a silicon nitride film (Si 3 N 4 ). Chemical vapor deposition (CVD) may be used as a method of forming the sealing insulating layer 316. At this time, the chemical vapor deposition method is Atmospheric Pressure CVD (APCVD), Low Pressure Chemical Vapor Deposition (Low Pressure CVD; LPCVD), Plasma Enhanced CVD (PECVD), Metal Organic Chemical Vapor Deposition (Metal Organic Vapor Deposition) CVD (MOCVD) and Thermal Chemical Vapor Deposition (Thermal CVD).

이 후의 후속 공정들은 종래의 매립 게이트 구조를 갖는 반도체 장치와 동일하므로 이에 대한 설명은 생략한다.Subsequent subsequent steps are the same as those of a semiconductor device having a conventional buried gate structure, and thus description thereof will be omitted.

도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 보여주는 단면도이다. 도 4에서 도 2에서와 동일한 구조에 대해서는 동일한 참조번호를 사용하였다.4 is a cross-sectional view illustrating a structure of a semiconductor device according to another embodiment of the present invention. In FIG. 4, the same reference numerals are used for the same structures as in FIG. 2.

상술한 도 2에서는 제 2 소자분리막(102b)이 단일 산화막(SiO2)(102b)으로 이루어진 경우에 대해 설명하였으나, 도 4에서는 제 2 소자분리막이 다층막 구조로 형성된다. 즉, 도 4에서 제 2 소자분리막(102c, 102d)은 서로 다른 재질의 산화막들이 적층된 구조 또는 산화막과 질화막이 적층된 구조를 포함한다. 이때, 활성영역(104)과 접하는 물질막(102c)은 산화막으로 형성된다.In FIG. 2, the case where the second device isolation layer 102b is formed of a single oxide layer (SiO 2 ) 102b has been described. In FIG. 4, the second device isolation layer is formed in a multilayer structure. That is, in FIG. 4, the second device isolation layers 102c and 102d include a structure in which oxide films of different materials are stacked or an oxide film and a nitride film are stacked. In this case, the material film 102c in contact with the active region 104 is formed of an oxide film.

도 5a 내지 도 5c는 도 4의 구조를 형성하기 위한 과정을 설명하는 공정 단면도들이다. 본 실시예에서는 설명의 편의를 위해 상술한 도 3a 내지 도 3e에서와 같은 구조에는 같은 참조번호를 부여하였다.5A to 5C are cross-sectional views illustrating a process for forming the structure of FIG. 4. In the present embodiment, the same reference numerals are assigned to the same structures as in FIGS. 3A to 3E for convenience of description.

먼저 상술한 도 3a 내지 3c와 같은 과정을 통해 게이트용 리세스(310)를 형성한다.First, the gate recess 310 is formed through the same process as described with reference to FIGS. 3A through 3C.

다음에 도 5a를 참조하면, 게이트용 리세스(310)의 내면에 베리어막(308c)을 형성한다. 이때, 베리어막(308c)은 산화막을 포함한다. 산화막(308c)은 SiO2를 포함하며, 고밀도 플라즈마(HDP; High-Density Plasma) 화학기상증착법(CVD; Chemical Vapor Deposition)으로 형성될 수 있다.Next, referring to FIG. 5A, a barrier film 308c is formed on an inner surface of the gate recess 310. In this case, the barrier film 308c includes an oxide film. The oxide film 308c includes SiO 2 and may be formed by high-density plasma (HDP) chemical vapor deposition (CVD).

다음에, 게이트용 리세스(310)가 매립되도록 절연막(308d)을 형성한 후 이를 평탄화한다. 이때, 절연막(308d)은 질화막 또는 산화막을 포함한다.Next, an insulating film 308d is formed to fill the gate recess 310, and then planarized. At this time, the insulating film 308d includes a nitride film or an oxide film.

다음에 도 5b를 참조하면, 베리어막(308c) 및 절연막(308d)을 일정 깊이만큼 식각하여 게이트용 리세스(310) 내의 활성영역(302)을 핀 형태로 돌출시킨다. 이때, 돌출된 핀의 높이는 최종적으로 형성하고자 하는 목표 핀(Target Fin)의 높이가 되도록 한다.Next, referring to FIG. 5B, the barrier layer 308c and the insulating layer 308d are etched to a predetermined depth to protrude the active region 302 in the gate recess 310 in the form of a fin. At this time, the height of the protruding pin is to be the height of the target fin (Target Fin) to be finally formed.

이처럼 게이트용 리세스(310) 내에 제 2 소자분리막으로서 이중막 구조의 절연막(308c, 309d)이 형성됨으로써 활성영역(302)을 정의하는 소자분리막(308)이 완성된다.As such, the insulating layers 308c and 309d having the double-layer structure are formed in the gate recess 310 as the second isolation layer, thereby completing the isolation layer 308 defining the active region 302.

다음에 도 5c를 참조하면, 게이트용 리세스(310)에서 노출된 활성영역(302)을 산화시킴으로써 활성영역(302)의 표면에 게이트 절연막(312)을 형성한다. 게이트 절연막(312)은 라디칼 산화(Radical Oxidation) 공정을 통해 활성영역(302)을 산화시킴으로써 형성될 수 있다. 또는 게이트 절연막(312)은 원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)을 이용하여 고유전율을 갖는 고유전물을 게이트용 리세스(310)의 내부의 활성영역(302)의 표면에 증착시킴으로써 형성될 수 있다.Next, referring to FIG. 5C, the gate insulating layer 312 is formed on the surface of the active region 302 by oxidizing the active region 302 exposed by the gate recess 310. The gate insulating layer 312 may be formed by oxidizing the active region 302 through a radical oxidation process. Alternatively, the gate insulating layer 312 may form a high dielectric constant having a high dielectric constant by using an atomic layer deposition method or a chemical vapor deposition method of the active region 302 inside the gate recess 310. It can be formed by depositing on the surface.

다음에, 게이트용 리세스(310)가 매립되도록 게이트용 도전막을 형성한 후 이를 평탄화한다. 이때, 게이트용 도전막은 Ti, TiN, W, WN 등의 단일 금속 물질 또는 이들의 혼합 물질이 사용될 수 있다. 또는 도프드(doped) 폴리 실리콘이 게이트용 도전막으로 사용될 수 있다.Next, a gate conductive film is formed to fill the gate recess 310, and then planarized. In this case, a single metal material such as Ti, TiN, W, WN or a mixed material thereof may be used as the gate conductive film. Alternatively, doped polysilicon may be used as the conductive film for the gate.

다음에, 게이트용 도전막이 게이트용 리세스(310)의 하부에만 일정 높이로 남도록 게이트용 도전막을 선택적으로 제거하여 매립 게이트(314)를 형성한다. 이때, 게이트용 도전막은 에치백 공정을 통해 상부만 선택적으로 제거될 수 있다. 이어서, 게이트용 리세스(310)가 매립되도록 매립 게이트(314) 상부에 실링절연막(316)을 형성한다. 실링절연막(316)은 실리콘질화막(Si3N4)을 포함한다. 실링 절연막(316)을 형성하는 방법으로는 화학기상증착법(CVD)이 사용될 수 있다. 이때, 화학기상증착법은 대기압 화학기상 증착법(Atmospheric Pressure CVD; APCVD), 저압 화학기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 화학기상 증착법(Plasma Enhanced CVD; PECVD), 금속 유기물 화학기상 증착법(Metal Organic CVD; MOCVD) 및 열화학기상증착법(Thermal CVD)을 포함한다.Next, the buried gate 314 is formed by selectively removing the gate conductive film so that the gate conductive film remains at a predetermined height only below the gate recess 310. In this case, the gate conductive film may be selectively removed only through the etch back process. Subsequently, a sealing insulating layer 316 is formed on the buried gate 314 to fill the gate recess 310. The sealing insulating film 316 includes a silicon nitride film (Si 3 N 4 ). Chemical vapor deposition (CVD) may be used as a method of forming the sealing insulating layer 316. At this time, the chemical vapor deposition method is Atmospheric Pressure CVD (APCVD), Low Pressure Chemical Vapor Deposition (Low Pressure CVD; LPCVD), Plasma Enhanced CVD (PECVD), Metal Organic Chemical Vapor Deposition (Metal Organic Vapor Deposition) CVD (MOCVD) and Thermal Chemical Vapor Deposition (Thermal CVD).

이 후의 후속 공정들은 종래의 매립 게이트 구조를 갖는 반도체 장치와 동일하므로 이에 대한 설명은 생략한다.Subsequent subsequent steps are the same as those of a semiconductor device having a conventional buried gate structure, and thus description thereof will be omitted.

도 6은 본 발명의 실시예에 따른 메모리 장치의 구성을 간략하게 나타낸 블록도이다.6 is a block diagram schematically illustrating a configuration of a memory device according to an embodiment of the present invention.

메모리 장치(500)는 메모리 셀 어레이(510), 로우 디코더(row decoder; 520), 제어 회로(530), 센스 앰프(sense amplifier; 540), 컬럼 디코더(column decodr; 550) 및 데이터 입출력 회로(560)를 구비한다.The memory device 500 includes a memory cell array 510, a row decoder 520, a control circuit 530, a sense amplifier 540, a column decoder 550, and a data input / output circuit ( 560.

메모리 셀 어레이(510)는 다수의 워드 라인들(WL1 ∼ WLn; n은 자연수), 다수의 비트라인들(BL1 ∼ BLn) 및 매트릭스 형태로 워드라인들(WL1 ∼ WLn)과 비트라인들(BL1 ∼ BLn) 사이에 연결되어 데이터를 저장하는 다수의 메모리 셀들(미도시)을 포함한다. 각 메모리 셀은 워드라인(WL1 ∼ WLn)에 인가되는 전압에 따라 턴온 또는 턴오프되는 스위칭 소자인 트랜지스터를 포함한다. 각 트랜지스터들은 소자분리막에 의해 정의된 활성영역에 형성된다. 이때, 워드라인들(WL1 ∼ WLn)은 도 1 및 도 2에서와 같이 활성영역과 비스듬히 교차되며 소자분리막과 활성영역에 매립되게 형성될 수 있다. 더욱이, 소자분리막은 도 2에서와 같이 질화막으로만 형성되지 않고 국부적으로 산화막을 포함할 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.The memory cell array 510 includes a plurality of word lines WL1 to WLn (where n is a natural number), a plurality of bit lines BL1 to BLn, and word lines WL1 to WLn and bit lines BL1 in a matrix form. And a plurality of memory cells (not shown) connected to each other to store data. Each memory cell includes a transistor which is a switching element turned on or off depending on a voltage applied to word lines WL1 to WLn. Each transistor is formed in an active region defined by an isolation layer. In this case, the word lines WL1 to WLn may be formed to intersect the active region at an angle and may be buried in the device isolation layer and the active region as shown in FIGS. 1 and 2. Furthermore, the device isolation film may not be formed of a nitride film as shown in FIG. 2 but may include an oxide film locally. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

로우 디코더(520)는 데이터가 리드 또는 라이트 될 메모리 셀을 선택하기 위한 워드라인 선택신호(로우 어드레스)를 발생시켜 워드 라인(WL1 ∼ WLn)에 인가함으로써 다수의 워드 라인들(WL1 ∼ WLn) 중에서 어느 하나의 워드 라인을 선택한다.The row decoder 520 generates a word line selection signal (row address) for selecting a memory cell to which data is to be read or written and applies the word line selection signal (row address) to the word lines WL1 to WLn, thereby selecting among the plurality of word lines WL1 to WLn. Select one word line.

제어 회로(530)는 외부로부터 입력되는 제어 신호(미도시)에 따라 센스 앰프(540)의 동작을 제어한다.The control circuit 530 controls the operation of the sense amplifier 540 according to a control signal (not shown) input from the outside.

센스 앰프(540)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(540)는 다수의 비트 라인들(BL1 ∼ BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(530)로부터 출력되는 제어 신호에 응답하여 다수의 비트라인들(BL1 ∼ BLn) 각각의 데이터를 감지 증폭한다.The sense amplifier 540 senses and amplifies the data of the memory cell and also stores the data in the memory cell. In this case, the sense amplifier 540 includes a plurality of sense amplifiers (not shown) for sensing and amplifying data corresponding to each of the plurality of bit lines BL1 to BLn, and each of the plurality of sense amplifiers is a control circuit. In response to the control signal output from 530, data of each of the plurality of bit lines BL1 to BLn is sensed and amplified.

컬럼 디코더(550)는 로우 디코더(520)에 의해 선택된 셀들과 연결된 센스앰프들을 동작시키기 위한 컬럼 선택 신호들을 발생시켜 센스앰프(540)에 출력한다.The column decoder 550 generates column select signals for operating the sense amplifiers connected to the cells selected by the row decoder 520 and outputs them to the sense amplifier 540.

데이터 입출력 회로(560)는 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(540)로 전송하고, 컬럼 디코더(550)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(540)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.The data input / output circuit 560 transmits write data input from the outside to the sense amplifier 540 according to the plurality of column selection signals output from the column decoder 550, and outputs the plurality of columns output from the column decoder 550. The read data sensed and amplified by the sense amplifier 540 is output to the outside according to the selection signals.

상술한 메모리 장치(500)의 구성요소들 중 로우 디코더(520), 제어 회로(530), 센스 앰프(540) 및 컬럼 디코더(550)는 종래의 메모리 장치에서 사용되는 해당 구성요소들과 실질적으로 동일하게 구성될 수 있다.Among the components of the memory device 500 described above, the row decoder 520, the control circuit 530, the sense amplifier 540, and the column decoder 550 are substantially the same as those of the components used in the conventional memory device. The same may be configured.

이처럼 메모리 장치(500)의 셀 어레이에 상술한 소자분리막 구조를 적용함으로써 메모리 장치(550)의 동작 특성을 향상시킬 수 있다. As such, by applying the above-described device isolation layer structure to the cell array of the memory device 500, an operating characteristic of the memory device 550 may be improved.

도 7은 본 발명의 일 실시예에 따른 메모리 장치를 갖는 전자 장치의 구성을 간략하게 나타낸 블록도이다.7 is a block diagram schematically illustrating a configuration of an electronic device having a memory device according to an embodiment of the present invention.

도 7의 전자 장치(600)는 메모리 컨트롤러(610), 메모리 인터페이스(PHY)(620) 및 메모리 장치(630)를 포함한다.The electronic device 600 of FIG. 7 includes a memory controller 610, a memory interface (PHY) 620, and a memory device 630.

메모리 컨트롤러(610)는 메모리 장치(630)의 동작을 제어하기 위한 데이터 입출력 제어신호(명령신호(CMD), 어드레스신호(ADD))를 생성하여 메모리 인터페이스(620)를 통해 메모리 장치(630)에 인가함으로써, 메모리 장치(630)의 데이터 입출력(READ/WRITE) 동작을 제어한다. 이러한 메모리 컨트롤러(610)는 통상의 데이터 프로세싱 시스템에서 메모리 장치들에 대한 데이터 입출력을 제어하기 위한 제어장치를 포함한다. 메모리 컨트롤러(610)는 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU) 등 전자 장치의 프로세서에 포함(내장)되거나 SoC(System On Chip) 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 또한 도 7에서는 메모리 컨트롤러(610)를 하나의 블록으로 도시하였으나, 메모리 컨트롤러(610)는 휘발성 메모리용 컨트롤러와 비휘발성 메모리용 컨트롤러를 모두 포함할 수 있다. The memory controller 610 generates a data input / output control signal (command signal CMD, address signal ADD) for controlling the operation of the memory device 630 to the memory device 630 through the memory interface 620. The data input / output (READ / WRITE) operation of the memory device 630 is controlled by the application. The memory controller 610 includes a control device for controlling data input and output to the memory devices in a conventional data processing system. The memory controller 610 may be included (embedded) in a processor of an electronic device such as a central processing unit (CPU), an application processor (AP), a graphics processing unit (GPU), or together with these processors in the form of a system on chip (SoC). It can be implemented as a chip of. In addition, although FIG. 7 illustrates the memory controller 610 as one block, the memory controller 610 may include both a volatile memory controller and a nonvolatile memory controller.

이러한 메모리 컨트롤러(610)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF), 그래픽 카드(Graphic Card) 등의 메모리를 제어하는 종래의 컨트롤러를 포함할 수 있다.The memory controller 610 may include integrated device electronics (IDE), serial advanced technology attachment (SATA), small computer system interface (SCSI), redundant array of independent disks (RAID), solid state disk (SSD), and external SATA (eSATA). ), Personal Computer Memory Card International Association (PCMCIA), Multi Media Card (MMC), Embedded MMC (eMMC), Compact Flash (CF), Graphic Card It may include a conventional controller for controlling a memory such as.

메모리 인터페이스(620)는 메모리 컨트롤러(610)와 메모리 장치(30) 사이의 물리적 연결(physical layer interface)을 제공하며, 클럭신호(CLK)에 따라 메모리 컨트롤러(610)와 메모리 장치(30) 간에 송수신되는 데이터의 타이밍을 처리한다.The memory interface 620 provides a physical layer interface between the memory controller 610 and the memory device 30, and transmits and receives between the memory controller 610 and the memory device 30 according to a clock signal CLK. The timing of the data to be processed is processed.

메모리 장치(630)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함하며, 메모리 인터페이스(620)를 통해 인가되는 메모리 컨트롤러(610)로부터의 제어신호(CMD, ADD)에 따라 데이터(DATA)를 저장하거나 저장된 데이터를 판독하여 메모리 인터페이스(620)에 출력한다. 이때, 메모리 장치(630)는 상술한 도 6의 메모리 장치(500)를 포함할 수 있다. 즉, 메모리 장치(630)의 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.The memory device 630 includes a plurality of memory cells for storing data, and stores data DATA according to control signals CMD and ADD from the memory controller 610 applied through the memory interface 620. Or read the stored data and output the read data to the memory interface 620. In this case, the memory device 630 may include the memory device 500 of FIG. 6. That is, the device isolation layer defining the active region in the cell array of the memory device 630 may be locally formed of an oxide layer. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

이러한 메모리 장치(630)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다. 또한, 메모리 장치(630)는 도 7에서는 하나의 블록으로만 표시되었으나 복수개의 메모리 칩들을 포함할 수 있다. 메모리 장치(630)가 복수개의 메모리 칩들로 이루어지는 경우, 복수개의 메모리 칩들은 기판(보드)에 평면적으로 탑재된 형태 또는 스택(stack) 형태로 형성될 수 있다.The memory device 630 may include a volatile memory and a nonvolatile memory. The volatile memory may include Dynamic Random Access Memory (DRAM), Moblie DRAM, Static Random Access Memory (SRAM), and the like, and the nonvolatile memory may include Nor Flash Memory, NAND Flash Memory, Phase Change Random Access Memory; PRAM), a resistive memory (RRAM), a spin transfer torque random access memory (STTRAM), a magnetic memory (MRAM), and the like. In addition, although the memory device 630 is represented by only one block in FIG. 7, the memory device 630 may include a plurality of memory chips. When the memory device 630 is formed of a plurality of memory chips, the plurality of memory chips may be formed in a planar shape or a stack form mounted on a substrate (board).

전자 장치(600)에서 메모리 장치(630)의 셀 어레이에 상술한 소자분리막 구조를 적용함으로써 전자 장치의 동작 특성을 향상시킬 수 있게 된다.By applying the above-described device isolation layer structure to the cell array of the memory device 630 in the electronic device 600, it is possible to improve the operating characteristics of the electronic device.

도 8은 도 7의 메모리 장치(630)에 대한 실시예를 보여주는 도면들이다.8 is a diagram illustrating an embodiment of the memory device 630 of FIG. 7.

도 8a는 복수개의 메모리 칩(720)들이 컴퓨터의 메모리 슬롯에 꽂을 수 있도록 구성된 모듈 기판(710)에 탑재된 형태를 보여주는 도면이다.8A is a diagram illustrating a plurality of memory chips 720 mounted on a module substrate 710 configured to be inserted into a memory slot of a computer.

반도체 모듈(700)은 모듈 기판(710) 상에 탑재된 복수개의 메모리 칩들(720), 메모리 칩들(720)의 동작을 제어하기 위한 신호들(ADD, CMD 및 CLK)이 전달되는 커맨드 링크(730) 및 메모리 칩들(720)에 입출력되는 데이터(DATA)가 전달되는 데이터 링크(740)를 포함한다.The semiconductor module 700 may include a plurality of memory chips 720 mounted on a module substrate 710 and a command link 730 through which signals ADD, CMD, and CLK are transmitted to control operations of the memory chips 720. ) And a data link 740 to which data DATA input and output to and from the memory chips 720 are transferred.

이때, 각 메모리 칩(720)은 상술한 도 6의 메모리 장치(500)를 포함할 수 있다. 즉, 메모리 칩(720)의 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.In this case, each memory chip 720 may include the memory device 500 of FIG. 6. That is, the device isolation layer defining the active region in the cell array of the memory chip 720 may be locally formed of an oxide layer. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

도 8a에서는 모듈 기판(710)의 전면에만 메모리 칩(720)들이 탑재되어 있는 모습만이 도시되었으나 모듈 기판(710)의 후면에도 메모리 칩(720)들이 탑재될 수 있다. 이때, 모듈 기판(710)에 탑재되는 메모리 칩들(720)의 수는 도 8a에 예시된 것에 한정되지 않는다. 또한, 모듈 기판(710)의 재료 및 구조도 특별히 제한되지 않는다.In FIG. 8A, only the memory chips 720 are mounted on only the front surface of the module substrate 710, but the memory chips 720 may also be mounted on the rear surface of the module substrate 710. In this case, the number of memory chips 720 mounted on the module substrate 710 is not limited to that illustrated in FIG. 8A. In addition, the material and structure of the module substrate 710 are not particularly limited.

도 8b는 도 7의 메모리 장치에 대한 다른 구현예를 보여주는 도면이다.FIG. 8B is a diagram illustrating another implementation of the memory device of FIG. 7.

메모리 장치(750)는 복수개의 반도체 레이어(반도체 칩)(752)들이 스택(Stack) 구조로 적층되어 패키징된 형태로 이루어질 수 있으며, 적어도 하나의 메모리 장치(750)들이 보드(기판)에 탑재되어 메모리 컨트롤러(610)의 제어에 따라 동작할 수 있다. 이때, 메모리 장치(750)는 동일한 반도체 레이어(칩)들이 관통 실리콘 비아(TSV)를 통해 연결되는 구조 또는 서로 다른 이종의 반도체 레이어(칩)들이 TSV를 통해 연결되는 구조를 포함할 수 있다. 도 8b에서는 반도체 레이어들 사이의 신호의 전달이 TSV를 통하여 수행되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조에도 적용될 수 있다.The memory device 750 may be formed by stacking a plurality of semiconductor layers (semiconductor chips) 752 in a stacked structure, and at least one memory device 750 may be mounted on a board. It may operate under the control of the memory controller 610. In this case, the memory device 750 may include a structure in which the same semiconductor layers (chips) are connected through a through silicon via (TSV), or a structure in which different heterogeneous semiconductor layers (chips) are connected through a TSV. In FIG. 8B, a structure in which signals are transmitted between semiconductor layers is performed through the TSV, but the present invention is not limited thereto, and the present invention may be applied to a structure in which a wire bonding, interposing, or wiring is stacked through a tape.

이때, 반도체 레이어(752)는 상술한 도 6의 메모리 장치(500)를 포함할 수 있다. 즉, 반도체 레이어(752)의 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.In this case, the semiconductor layer 752 may include the memory device 500 of FIG. 6. That is, the device isolation film defining the active region in the cell array of the semiconductor layer 752 may be locally formed of an oxide film. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

도 9는 본 발명의 다른 실시예에 따른 전자 장치의 구성을 간략하게 나타낸 블록도이다.9 is a block diagram schematically illustrating a configuration of an electronic device according to another embodiment of the present disclosure.

도 9의 전자 장치(800)는 데이터 저장부(810), 메모리 컨트롤러(820), 버퍼(캐시) 메모리(830) 및 입출력(I/O) 인터페이스(840)를 포함한다.The electronic device 800 of FIG. 9 includes a data storage unit 810, a memory controller 820, a buffer (cache) memory 830, and an input / output (I / O) interface 840.

데이터 저장부(810)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 데이터 저장부(810)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함하며, Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.The data storage unit 810 stores data DATA applied from the memory controller 820 according to a control signal from the memory controller 820, reads the stored data, and outputs the stored data to the memory controller 820. The data storage unit 810 includes a nonvolatile memory that can be stored without losing data even when the power is cut off, and includes Nor Flash Memory, NAND Flash Memory, Phase Change Random Access Memory (PRAM), and resistance memory. (Resistive Random Access Memory; RRAM), Spin Transfer Torque Random Access Memory (STTRAM), Magnetic Random Access Memory (MRAM), and the like.

메모리 컨트롤러(820)는 입출력 인터페이스부(840)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(810) 및 버퍼 메모리(830)에 대한 데이터 입출력을 제어한다. 이러한 메모리 컨트롤러(820)는 도 7의 메모리 컨트롤러(610)를 포함할 수 있다. 도 9에서는 메모리 컨트롤러(820)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(820)는 비휘발성 메모리(810)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(830)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.The memory controller 820 decodes a command applied from an external device (host device) through the input / output interface 840 and controls data input / output of the data storage unit 810 and the buffer memory 830 according to the decoded result. do. The memory controller 820 may include the memory controller 610 of FIG. 7. In FIG. 9, the memory controller 820 is represented by one block. However, the memory controller 820 may include a controller for controlling the nonvolatile memory 810 and a controller for controlling the buffer memory 830 which is volatile memory. Can be configured.

버퍼 메모리(830)는 메모리 컨트롤러(820)에서 처리할 데이터 즉 데이터 저장부(810)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(830)는 메모리 컨트롤러(820)로부터의 제어신호에 따라 메모리 컨트롤러(820)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(820)에 출력한다. 이러한 버퍼 메모리(830)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함한다.The buffer memory 830 temporarily stores data to be processed by the memory controller 820, that is, data input and output to the data storage unit 810. The buffer memory 830 stores data DATA applied from the memory controller 820 according to a control signal from the memory controller 820, reads the stored data, and outputs the stored data to the memory controller 820. The buffer memory 830 includes a volatile memory such as Dynamic Random Access Memory (DRAM), Moblie DRAM, and Static Random Access Memory (SRAM).

입출력(I/O) 인터페이스(840)는 메모리 컨트롤러(820)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(820)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(840)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.The input / output (I / O) interface 840 provides a physical connection between the memory controller 820 and an external device (host) so that the memory controller 820 receives a control signal for data input / output from an external device and Allows you to exchange data. Input / output (I / O) interface 840 may include one of a variety of interface protocols such as USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, IDE, and the like.

이러한 전자 장치(800)에서 데이터 저장부(810) 또는 버퍼 메모리(830)의 메모리 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.In the electronic device 800, the device isolation layer defining an active region in the memory cell array of the data storage unit 810 or the buffer memory 830 may be locally formed of an oxide layer. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

도 9의 전자 장치(800)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 전자 장치(800)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.The electronic device 800 of FIG. 9 may be used as an auxiliary storage device or an external storage device of the host device. The electronic device 800 may include a solid state disk (SSD), a universal serial bus memory (USB memory), a secure digital (SD), a mini secure digital card (mSD), and a microcomputer. Secure Digital Card (micro SD), Secure Digital High Capacity (SDHC), Memory Stick Card, Smart Media Card (SM), Multi Media Card (MMC) ), An embedded multimedia card (EMMC), a compact flash card (CF), and the like.

전자 장치(800)에서 버퍼 메모리(830)의 셀 어레이에 상술한 소자분리막 구조를 적용함으로써 전자 장치의 동작 특성을 향상시킬 수 있게 된다.By applying the above-described device isolation layer structure to the cell array of the buffer memory 830 in the electronic device 800, it is possible to improve operating characteristics of the electronic device.

도 10은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.10 is a block diagram schematically illustrating a structure of an electronic device according to another embodiment of the present disclosure.

도 10의 전자 장치(900)는 애플리케이션 프로세서(910), 메모리 장치(920), 데이터 통신부(930) 및 사용자 인터페이스(940)를 포함할 수 있다.The electronic device 900 of FIG. 10 may include an application processor 910, a memory device 920, a data communication unit 930, and a user interface 940.

애플리케이션 프로세서(910)는 전자 장치(900)의 동작을 전체적으로 제어하는 장치로서, 사용자 인터페이스(940)를 통해 입력된 명령에 따라 데이터를 처리하고 그 결과를 출력하는 일련의 과정을 제어 및 조정한다. 애플리케이션 프로세서(910)는 멀티-코어 프로세서(multi-core processor)로 구현되어 멀티태스킹(Multi-tasking)을 수행할 수 있다. 특히, 애플리케이션 프로세서(910)는 메모리 장치(920)의 데이터 입출력 동작을 제어하는 메모리 컨트롤러(912)를 SoC 형태로 포함할 수 있다. 이때, 메모리 컨트롤러(912)는 휘발성 메모리(예컨대, DRAM)를 제어하기 위한 컨트롤러와 비휘발성 메모리(예컨대, FLASH)를 제어하기 위한 컨트롤러를 모두 포함할 수 있다. 이러한 메모리 컨트롤러(912)는 도 7의 메모리 컨트롤러(610)를 포함할 수 있다.The application processor 910 is a device that controls the overall operation of the electronic device 900. The application processor 910 controls and adjusts a series of processes for processing data and outputting results according to commands input through the user interface 940. The application processor 910 may be implemented as a multi-core processor to perform multi-tasking. In particular, the application processor 910 may include a memory controller 912, which controls data input / output operations of the memory device 920, in an SoC form. In this case, the memory controller 912 may include both a controller for controlling a volatile memory (eg, DRAM) and a controller for controlling a nonvolatile memory (eg, FLASH). The memory controller 912 may include the memory controller 610 of FIG. 7.

메모리 장치(920)는 메모리 컨트롤러(912)로부터의 제어신호에 따라 전자 장치(900)의 동작에 필요한 데이터를 저장하거나 저장된 데이터를 판독하여 메모리 컨트롤러(912)에 제공한다. 이러한 메모리 장치(920)는 휘발성 메모리 및 비휘발성 메모리를 포함할 수 있다. 특히, 메모리 장치(920)의 메모리 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.The memory device 920 stores data necessary for the operation of the electronic device 900 or reads the stored data and provides the data to the memory controller 912 according to a control signal from the memory controller 912. The memory device 920 may include a volatile memory and a nonvolatile memory. In particular, the device isolation layer defining the active region in the memory cell array of the memory device 920 may be locally formed of an oxide layer. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

데이터 통신부(930)는 기 정의된 통신 프로토콜에 따라 애플리케이션 프로세서(910)와 외부 장치 사이의 데이터 송수신을 수행한다. 이러한 데이터 통신부(930)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.The data communication unit 930 performs data transmission and reception between the application processor 910 and an external device according to a predefined communication protocol. The data communication unit 930 may include a module that can connect with a wired network and a module that can connect with a wireless network. The wired network module may include a local area network (LAN), a universal serial bus (USB), an ethernet, an power line communication (PLC), and the like. Infrared Data Association (IrDA), Code Division Multiple Access (CDMA), Time Division Multiple Access (TDMA), Frequency Division Multiple Access (FDMA), Wireless LAN ), Zigbee, Ubiquitous Sensor Network (USN), Bluetooth (Bluetooth), Radio Frequency IDentification (RFID), Long Term Evolution (LTE), Near Field Communication (NFC) Wireless Broadband Internet (Wibro), High Speed Downlink Packet Access (HSDPA), Wideband Code Division Multiple Access (WCDMA), Ultra WideBand; UWB) and the like.

사용자 인터페이스(940)는 사용자가 휴대용 전자 장치(900)에 필요한 데이터를 입력하고, 휴대용 전자 장치(900)에서 처리된 결과를 사용자에게 음성신호 또는 영상신호 형태로 출력해주는 사용자 입출력 장치들을 포함한다. 예컨대, 사용자 인터페이스(940)는 버튼, 키패드, 디스플레이(스크린), 스피커 등을 포함한다.The user interface 940 includes user input / output devices for inputting data necessary for the portable electronic device 900 and outputting a result processed by the portable electronic device 900 to the user in the form of an audio signal or a video signal. For example, the user interface 940 includes buttons, keypads, displays (screens), speakers, and the like.

상술한 전자 장치(900)는 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 사용자가 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다. 또한, 전자 장치(900)는 자동차나 선박 등에서 특정 기능을 수행하기 위한 임베디드 시스템으로 구현될 수 있다.The electronic device 900 described above may be a mobile phone, a smartphone, a tablet computer, a personal digital assistant, an enterprise digital assistant, a digital still camera, or a digital video camera. with a user's hand, such as a camera, portable multimedia player (PMP), personal navigation device or portable navigation device (PDN), handheld game console, or e-book It may be implemented as a handheld device. In addition, the electronic device 900 may be implemented as an embedded system for performing a specific function in a vehicle or a ship.

전자 장치(900)에서 메모리 장치(920)의 셀 어레이에 상술한 소자분리막 구조를 적용함으로써 전자 장치의 동작 특성을 향상시킬 수 있게 된다.By applying the above-described device isolation layer structure to the cell array of the memory device 920 in the electronic device 900, it is possible to improve operating characteristics of the electronic device.

도 11은 본 발명의 다른 실시예에 따른 전자 장치의 구조를 간략하게 나타낸 블록도이다.11 is a block diagram schematically illustrating a structure of an electronic device according to another embodiment of the present invention.

도 11의 전자 장치(1000)는 프로세서(1010), 시스템 컨트롤러(1020) 및 메모리 장치(1030)를 포함한다. 또한, 전자 장치(1000)는 입력 장치(1042), 출력 장치(1044), 저장장치(1046), 프로세서 버스(1052) 및 확장 버스(1054)를 더 포함할 수 있다.The electronic device 1000 of FIG. 11 includes a processor 1010, a system controller 1020, and a memory device 1030. In addition, the electronic device 1000 may further include an input device 1042, an output device 1044, a storage device 1046, a processor bus 1052, and an expansion bus 1054.

프로세서(1010)는 전자 장치(1000)의 동작을 전체적으로 제어하는 장치로서, 입력장치들(1042)을 통해 입력된 데이터(또는 명령)를 처리(연산)한 후 그 결과를 출력장치(1044)로 보내는 일련의 과정을 제어 및 조정한다. 이러한 프로세서(1010)는 통상의 중앙처리장치(CPU) 또는 마이크로 프로세서(MCU)를 포함할 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 포함하는 프로세서 버스(1052)를 통하여 시스템 컨트롤러(1020)에 연결될 수 있다. 시스템 컨트롤러(1020)는 주변장치버스(PCI; Peripheral component interconnection)와 같은 확장 버스(1054)에 연결된다. 이에 따라, 프로세서(1010)는 시스템 컨트롤러(1020)를 통하여 키보드 또는 마우스와 같은 입력장치(1042), 프린터 또는 디스플레이 장치와 같은 출력장치(1044) 및 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD) 또는 CDROM과 같은 저장 장치(1046)를 제어할 수 있다. 프로세서(1010)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다.The processor 1010 is a device that controls the overall operation of the electronic device 1000. The processor 1010 processes (operates) data (or instructions) input through the input devices 1042, and then outputs the result to the output device 1044. Control and coordinate the process of sending. Such a processor 1010 may include a conventional central processing unit (CPU) or microprocessor (MCU). The processor 1010 may be coupled to the system controller 1020 via a processor bus 1052 including an address bus, control bus and / or data bus. The system controller 1020 is connected to an expansion bus 1054, such as a peripheral component interconnect (PCI). Accordingly, the processor 1010 uses the system controller 1020 to input an input device 1042 such as a keyboard or a mouse, an output device 1044 such as a printer or a display device, a hard disk drive (HDD), and a solid state drive (SSD). Or a storage device 1046 such as a CDROM. The processor 1010 may be implemented as a multi-core processor.

시스템 컨트롤러(1020)는 프로세서(1010)의 제어에 따라 메모리 장치(1030) 및 주변장치들(1042, 1044, 1046)과의 데이터 입출력을 제어한다. 시스템 컨트롤러(1020)는 메모리 장치(1030)에 대한 데이터 입출력을 제어하는 메모리 컨트롤러(1022)를 포함할 수 있다. 이때, 메모리 컨트롤러(1022)는 도 7의 메모리 컨트롤러(610)를 포함할 수 있다. 이러한 시스템 컨트롤러(1020)는 인텔사의 메모리 컨트롤러 허브(MCH; Memory Controller Hub) 및 입출력 컨트롤러 허브(ICU; I/O Controller Hub)를 모두 포함할 수 있다. 본 실시예에서는 시스템 컨트롤러(1020)가 프로세서(1010)와 별개의 구성요소로 도시되어 있으나, 시스템 컨트롤러(1020)는 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)와 원칩(one chip)으로 형성될 수 있다. 또는 시스템 컨트롤러(1020)에서 메모리 컨트롤러(1022)만 프로세서(1010)에 내장되거나 SoC 형태로 프로세서(1010)에 포함될 수도 있다.The system controller 1020 controls data input / output with the memory device 1030 and the peripheral devices 1042, 1044, and 1046 under the control of the processor 1010. The system controller 1020 may include a memory controller 1022 that controls data input / output of the memory device 1030. In this case, the memory controller 1022 may include the memory controller 610 of FIG. 7. The system controller 1020 may include both a memory controller hub (MCH) and an input / output controller hub (ICU). Although the system controller 1020 is shown as a separate component from the processor 1010 in the present embodiment, the system controller 1020 is embedded in the processor 1010 or in the form of an SoC, the processor 1010 and one chip. It can be formed as. Alternatively, in the system controller 1020, only the memory controller 1022 may be embedded in the processor 1010 or may be included in the processor 1010 in the form of an SoC.

메모리 장치(1030)는 메모리 컨트롤러(1022)로부터의 제어신호에 따라 메모리 컨트롤러(1022)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(1022)에 출력한다. 이러한 메모리 장치(1030)는 도 6의 메모리 장치(500)를 포함할 수 있다. 즉, 본 실시예에서 메모리 장치(1030)의 메모리 셀 어레이에서 활성영역을 정의하는 소자분리막은 국부적으로 산화막으로 형성될 수 있다. 예컨대, 소자분리막 중 워드라인(매립 게이트)(WL1 ∼ WLn)의 하부에 형성되는 소자분리막만을 국부적으로 산화막으로 형성함으로써 워드라인들 간의 브릿지 발생을 방지하면서 반도체 소자의 특성을 향상시킬 수 있다.The memory device 1030 stores data DATA applied from the memory controller 1022 according to a control signal from the memory controller 1022, reads the stored data, and outputs the stored data to the memory controller 1022. The memory device 1030 may include the memory device 500 of FIG. 6. That is, in the present embodiment, the device isolation layer defining the active region in the memory cell array of the memory device 1030 may be locally formed of an oxide film. For example, only the device isolation layer formed under the word lines (buried gates) WL1 to WLn among the device isolation layers may be locally formed as an oxide film, thereby preventing the occurrence of bridges between word lines and improving the characteristics of the semiconductor device.

저장장치(1046)는 전자 장치(1000)에서 처리될 데이터를 저장한다. 이러한 저장장치는 컴퓨팅 시스템에 내장된 데이터 저장장치 또는 외부 저장장치를 포함하며, 도 9의 메모리 시스템(800)을 포함할 수 있다.The storage device 1046 stores data to be processed by the electronic device 1000. Such storage includes data storage or external storage built into the computing system and may include the memory system 800 of FIG. 9.

이러한 전자 장치(1000)는 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.The electronic device 1000 may be a personal computer, a server, a personal digital assistant, a portable computer, a web tablet, a wireless phone, a mobile phone. Phones, smart phones, digital music players, portable multimedia players, enterprise digital assistants, digital still cameras, digital video cameras , Processes such as Global Positioning System (GPS), Voice Recorder, Telematics, Audio Visual System, Smart Television, and other embedded systems. It may include various electronic systems in operation.

전자 장치(1000)에서 메모리 장치(1030)의 셀 어레이에 상술한 소자분리막 구조를 적용함으로써 전자 장치의 동작 특성을 향상시킬 수 있게 된다.By applying the above-described device isolation layer structure to the cell array of the memory device 1030 in the electronic device 1000, it is possible to improve the operating characteristics of the electronic device.

상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are intended for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, and such modifications may be made by the following patents. It should be regarded as belonging to the claims.

102, 308 : 소자분리막 102a, 308a : 제 1 소자분리막
102b, 102b-102c, 308b, 308c-308d : 제 2 소자분리막
104, 302 : 활성영역 106, 314 : 매립 게이트
108, 306 : 측벽산화막 110, 312 : 게이트 절연막
112, 316 : 실링절연막 300 : 반도체 기판
304 : 소자분리용 트렌치 310 : 게이트용 리세스102, 308: device isolation film 102a, 308a: first device isolation film
102b, 102b-102c, 308b, 308c-308d: second device isolation film
104, 302: active region 106, 314: buried gate
108, 306: sidewall oxide film 110, 312: gate insulating film
112, 316: sealing insulating film 300: semiconductor substrate
304: trench for element isolation 310: gate recess

Claims (16)

활성영역을 정의하며, 게이트 영역이 식각된 리세스를 포함하는 제 1 소자분리막;
상기 제 1 소자분리막이 형성된 영역 중 상기 리세스의 하부에만 국부적으로 매립된 제 2 소자분리막;
상기 제 2 소자분리막 상부에 위치하는 게이트; 및
상기 게이트 상부에 위치하는 실링막을 포함하는 반도체 장치.A first isolation layer defining an active region and including a recess in which the gate region is etched;
A second device isolation layer locally buried only in the bottom of the region in which the first device isolation film is formed;
A gate positioned on the second device isolation layer; And
And a sealing film positioned over the gate. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈Claim 2 has been abandoned upon payment of a set-up fee. 제 1항에 있어서, 상기 제 1 소자분리막은
질화막을 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 1, wherein the first device isolation layer
A semiconductor device comprising a nitride film. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈Claim 3 has been abandoned upon payment of a setup registration fee. 제 2항에 있어서, 상기 제 2 소자분리막은
산화막을 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 2, wherein the second device isolation layer
A semiconductor device comprising an oxide film. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈Claim 4 was abandoned upon payment of a set-up fee. 제 3항에 있어서, 상기 산화막은
HDP(High-Density Plasma) SiO2를 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 3, wherein the oxide film
A semiconductor device comprising High-Density Plasma (HDP) SiO 2 . ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈Claim 5 was abandoned upon payment of a set-up fee. 제 2항에 있어서, 상기 제 2 소자분리막은
산화막과 질화막이 적층된 다층막을 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 2, wherein the second device isolation layer
A semiconductor device comprising a multilayer film in which an oxide film and a nitride film are laminated. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈Claim 6 has been abandoned upon payment of a setup registration fee. 제 5항에 있어서, 상기 산화막은
상기 활성영역의 측벽과 접촉되도록 상기 리세스의 내측면 및 바닥면에 위치하는 것을 특징으로 하는 반도체 장치.The method of claim 5, wherein the oxide film
And the inner and bottom surfaces of the recess to contact the sidewalls of the active region. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈Claim 7 was abandoned upon payment of a set-up fee. 제 6항에 있어서, 상기 산화막은
HDP(High-Density Plasma) SiO2를 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 6, wherein the oxide film
A semiconductor device comprising High-Density Plasma (HDP) SiO 2 . ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈Claim 8 has been abandoned upon payment of a set-up fee. 제 1항에 있어서, 상기 활성영역은
상기 게이트 영역에서 상기 제 2 소자분리막 보다 돌출된 핀(Fin) 구조를 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the active region is
And a fin structure protruding from the second device isolation layer in the gate region. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈Claim 9 was abandoned upon payment of a set-up fee. 제 1항에 있어서, 상기 제 2 소자분리막은
상기 활성영역의 측벽과 접촉되며 상기 게이트의 하부에만 위치하는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the second device isolation layer
And in contact with a sidewall of the active region and located only below the gate. 활성영역을 정의하는 소자분리막;
게이트 영역의 상기 활성영역 및 상기 소자분리막이 식각된 게이트 리세스; 및
상기 게이트 리세스의 하부에 형성된 게이트를 포함하며,
상기 소자분리막은
국부적으로 상기 게이트의 하부에만 위치하는 산화막을 포함하는 반도체 장치.An isolation layer defining an active region;
A gate recess in which the active region and the device isolation layer of the gate region are etched; And
A gate formed under the gate recess;
The device isolation film
And an oxide film locally located only below the gate. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈Claim 11 was abandoned upon payment of a set-up fee. 제 10항에 있어서, 상기 산화막은
HDP(High-Density Plasma) SiO2를 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 10, wherein the oxide film
A semiconductor device comprising High-Density Plasma (HDP) SiO 2 . ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈Claim 12 was abandoned upon payment of a set-up fee. 제 10항에 있어서, 상기 산화막은
상기 게이트의 하부에서 상기 활성영역의 측벽과 직접 접촉되는 것을 특징으로 하는 반도체 장치.The method of claim 10, wherein the oxide film
And in direct contact with a sidewall of the active region under the gate. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈Claim 13 has been abandoned upon payment of a setup registration fee. 제 10항에 있어서, 상기 활성영역은
상기 게이트 영역에서 상기 소자분리막 보다 돌출된 핀(Fin) 구조를 갖는 것을 특징으로 하는 반도체 장치.The method of claim 10, wherein the active region is
And a fin structure protruding from the device isolation layer in the gate region. 데이터 입출력 제어신호에 따라 데이터를 저장하고 저장된 데이터를 독출하는 메모리 장치; 및
상기 데이터 입출력 제어신호를 생성하여 상기 메모리 장치의 데이터 입출력 동작을 제어하는 메모리 컨트롤러를 포함하며,
상기 메모리 장치는
활성영역을 정의하며, 게이트 영역이 식각된 리세스를 포함하는 제 1 소자분리막;
상기 제 1 소자분리막이 형성된 영역 중 상기 리세스의 하부에만 국부적으로 매립된 제 2 소자분리막;
상기 제 2 소자분리막 상부에 위치하는 게이트; 및
상기 게이트 상부에 위치하는 실링막을 포함하는 전자 장치. A memory device configured to store data and read stored data according to a data input / output control signal; And
Generating a data input / output control signal to control a data input / output operation of the memory device;
The memory device is
A first isolation layer defining an active region and including a recess in which the gate region is etched;
A second device isolation layer locally buried only in the bottom of the region in which the first device isolation film is formed;
A gate positioned on the second device isolation layer; And
And a sealing film disposed on the gate. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈Claim 15 was abandoned upon payment of a set-up fee. 제 14항에 있어서,
상기 제 1 소자분리막은 질화막을 포함하며, 상기 제 2 소자분리막은 산화막을 포함하는 것을 특징으로 하는 전자 장치.The method of claim 14,
The first device isolation layer comprises a nitride film, the second device isolation layer comprises an oxide film. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈Claim 16 was abandoned upon payment of a set-up fee. 제 15항에 있어서, 상기 제 2 소자분리막은
HDP(High-Density Plasma) SiO2를 포함하는 것을 특징으로 하는 전자 장치.The method of claim 15, wherein the second device isolation layer
An electronic device comprising High-Density Plasma (HDP) SiO 2 .
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