KR100713322B1 - Method for forming shallow trench isolation of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 위에 트렌치 형성을 위한 모트 패턴을 형성하는 단계와, 모트 패턴을 통해 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함한 기판 전면에 대해 비활성 가스를 이용한 스퍼터 식각을 수행하여 트렌치의 입구 넓이를 넓혀 종횡비를 감소시키는 단계와, 트렌치를 포함한 반도체 기판의 전면에 절연층을 형성하여 트렌치를 매립한 후 트렌치 상부의 비활성 영역에만 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계를 포함하며, 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴간의 간격이 매우 좁아져서 얇고 깊게 형성된 트렌치 내부에 절연막을 채울 때에도 트렌치 매립 공정이 용이하게 수행되어 보이드의 발생을 방지함으로써, 보이드에 의한 전기적 쇼트의 유발을 방지하여 소자의 특성 저하를 방지하는 이점이 있다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, comprising: forming a mort pattern for trench formation on a semiconductor substrate; forming a trench by etching the semiconductor substrate to a predetermined depth through the mort pattern; Sputter etching using inert gas is performed on the entire surface of the substrate to reduce the aspect ratio by increasing the width of the inlet of the trench, and by forming an insulating layer on the front surface of the semiconductor substrate including the trench to fill the trench, Forming a device isolation film for isolation between devices by removing the insulating layer to remain, and the gap between patterns formed on the substrate becomes very narrow as the degree of integration of semiconductor devices increases, so even when an insulating film is filled in a thin and deeply formed trench. The trench filling process is easily performed to By preventing the occurrence, there is an advantage of preventing the deterioration of the characteristics of the device by preventing the electrical short caused by the void.
소자 분리막, STI, 종횡비, 스퍼터 식각 Device Isolation, STI, Aspect Ratio, Sputter Etch
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도,1A to 1E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the prior art;
도 2a 내지 도 2h는 본 발명에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 공정 단면도.2A to 2H are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
본 발명은 반도체 장치의 소자 분리막 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 소자간 절연을 위해 이용되는 소자 분리막의 보이드(void) 발생을 방지하도록 한 반도체 장치의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device to prevent the generation of voids in the device isolation film used for inter-device insulation of a semiconductor device. .
주지와 같이, 반도체 장치에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 장치의 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.As is well known, in a semiconductor device, a plurality of cells including unit elements such as transistors and capacitors are integrated in a limited area according to the capacity of the semiconductor device, and these cells are electrically connected for mutually independent operation characteristics. Isolation is required.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 반도체 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon: LOCOS)와, 반도체 기판을 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation: STI)가 잘 알려져 있다.Therefore, as a method for electrical isolation between these cells, a LOCal Oxidation of Silicon (LOCOS) that recesses the semiconductor substrate and grows a field oxide layer, and insulates the semiconductor substrate by etching in a vertical direction Shallow Trench Isolation (STI), which is embedded with material, is well known.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching: RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 반도체 기판에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.Among them, STI uses a dry etching technique such as reactive ion etching (RIE) or plasma etching to make narrow and deep trenches, and fills an insulating layer with trenches to insulate the insulation into the semiconductor substrate, thereby making a buzz. The problem with the viking is eliminated. In addition, since the trench filled with the insulating film is flattened, the area occupied by the device isolation region is small, which is advantageous for miniaturization.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.As described above, STI, which is advantageous in terms of securing an active region of the device, exhibits improved characteristics compared to LOCOS in terms of junction leakage current.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 공정 순서도이다.1A to 1E are flowcharts illustrating a method of forming an isolation layer in a semiconductor device according to the related art.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(11)상에 버퍼막(13)을 증착한다. 버퍼막(13)은 주로 질화막이 이용되며, 추후 STI 구조를 위한 화학적기계적연마(CMP) 공정에서 완충 작용을 통해 반도체 기판(11)을 보호하게 된다.Referring to FIG. 1A, a
도 1b를 참조하면, 버퍼막(13)의 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층을 형성한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(15)을 형성한다. 즉, 후속 공정에서 기판 위 에 트렌치를 형성하기 위한 모트 패턴(moat pattern)을 형성하는 것이다.Referring to FIG. 1B, a photoresist, which is a material to be used as an etching mask, is coated on the
도 1c를 참조하면, 포토레지스트 패턴(15)을 식각 마스크로 하여 버퍼막(13)을 반도체 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(11)의 노출 부분을 일정 깊이로 건식 식각하여 STI 구조를 위한 트렌치(T)를 형성한다.Referring to FIG. 1C, the
도 1d를 참조하면, 포토레지스트 패턴(15)을 제거한 후 세정 공정을 거치며, STI 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 반도체 기판(11)의 스트레스를 완화시키기 위하여 라이너 산화막(17)을 형성한다.Referring to FIG. 1D, after removing the
아울러, 트렌치(T)를 포함한 구조물 전면에 절연 물질인 TEOS(tetra-ethyl-orthosilicate)를 증착해 트렌치(T)를 매립(Gap Fill)하여 절연층(19a)을 형성한다.In addition, the
도 1e를 참조하면, CMP 공정을 수행하여 버퍼막(13)의 상부 영역에 존재하는 절연층(19a)을 제거, 즉 트렌치(T) 상부의 비활성 영역에만 절연층(19a)이 남도록 제거하여 소자간 격리를 위한 소자 분리막(19)을 형성한다. 이때, 버퍼막(13)은 완충 작용을 통해 반도체 기판(11)을 보호하며, 이후 STI 구조를 만드는데 사용된 버퍼막(13)을 세정하여 제거한다.Referring to FIG. 1E, a CMP process is performed to remove the
그러나, 전술한 바와 같은 종래의 소자 분리막 형성 방법에 의하면, 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴간의 간격이 매우 좁아져서 얇고 깊게 형성된 트렌치 내부에 절연막을 채우는 매립 과정이 매우 어려워져 도 1d와 같이 절연층(19a) 내측에 보이드(V)가 발생될 우려가 높았으며, 발생된 보이드(V)는 도 1e와 같이 CMP 공정 후에도 소자 분리막(19)에 잔존하게 된다. 이로써, 추후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물(residue)이 남게되어 전기적 쇼트(short)를 유발하여 제품의 치명적 손실을 발생시키는 문제점이 있었다.However, according to the conventional method of forming a device isolation film as described above, as the degree of integration of the semiconductor device increases, the gap between patterns formed on the substrate becomes very narrow, so that the filling process of filling the insulating film in the thin and deeply formed trench becomes very difficult. Like 1d, there was a high possibility that voids V were generated inside the insulating
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 소자 분리막을 위한 트렌치에 대해 비활성 가스를 이용한 스퍼터 식각(sputter etch)을 수행하여 트렌치의 종횡비(aspect ratio)를 감소시킴으로써, 트렌치 매립 공정이 용이하게 수행되도록 하여 보이드의 발생을 방지하는 데 그 목적이 있다.The present invention has been proposed to solve such a conventional problem, and by reducing the aspect ratio of the trench by performing a sputter etch using an inert gas to the trench for the device isolation layer, the trench filling process is The purpose is to prevent the generation of voids by being easily performed.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 장치의 소자 분리막 형성 방법은, 반도체 기판 위에 트렌치 형성을 위한 모트 패턴을 형성하는 단계와, 모트 패턴을 통해 반도체 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함한 기판 전면에 대해 비활성 가스를 이용한 스퍼터 식각을 수행하여 트렌치의 입구 넓이를 넓혀 종횡비를 감소시키는 단계와, 트렌치를 포함한 반도체 기판의 전면에 절연층을 형성하여 트렌치를 매립한 후 트렌치 상부의 비활성 영역에만 절연층이 남도록 제거하여 소자간 격리를 위한 소자 분리막을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming an isolation layer of a semiconductor device, the method including forming a mort pattern for trench formation on a semiconductor substrate, and etching the semiconductor substrate to a predetermined depth through the mort pattern to form trenches. And sputter etching using an inert gas to the entire surface of the substrate including the trench to reduce the aspect ratio by increasing the width of the inlet of the trench, and filling the trench by forming an insulating layer on the entire surface of the semiconductor substrate including the trench. And removing the insulating layer only in the inactive region above the trench to form an isolation layer for isolation between devices.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설 명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that the detailed description of the related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.
도 2a 내지 도 2h는 본 발명에 따른 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 공정 순서도이다.2A to 2H are flowcharts illustrating a method of forming an isolation layer in a semiconductor device according to the present invention.
도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 반도체 기판(101)상에 버퍼막(103)을 증착한다. 버퍼막(103)은 주로 질화막이 이용되며, 추후 STI 매립 성능의 향상을 위한 스퍼터 식각 공정과 STI 구조를 위한 CMP 공정에서 완충 작용을 통해 반도체 기판(101)을 보호하게 된다.Referring to FIG. 2A, a
도 2b를 참조하면, 버퍼막(103)의 상부에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층을 형성한 후 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴(105)을 형성한다. 즉, 후속 공정에서 기판 위에 트렌치를 형성하기 위한 모트 패턴을 형성하는 것이다.Referring to FIG. 2B, a photoresist, which is a material to be used as an etching mask, is coated on the
도 2c를 참조하면, 포토레지스트 패턴(105)을 식각 마스크로 하여 버퍼막(103)을 반도체 기판(101)이 노출될 때까지 선택적으로 건식 식각하며, 반도체 기판(101)의 노출 부분을 일정 깊이로 건식 식각하여 STI 구조를 위한 트렌치(T)를 형성한다.Referring to FIG. 2C, using the
도 2d를 참조하면, 포토레지스트 패턴(105)을 제거한 후 세정 공정을 거치며, STI 라이너 산화 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 반도체 기판(101)의 스트레스를 완화시키기 위하여 라이너 산화막(107)을 형성한 다.Referring to FIG. 2D, after removing the
도 2e를 참조하면, 트렌치(T)를 포함한 기판 전면에 대해 비활성 가스를 이용한 스퍼터 식각을 수행하여 트렌치(T)의 종횡비를 감소시킨다. 즉, 비활성 가스인 아르곤(Ar), 헬륨(He), 질소(N2) 가스 등을 이용하여 버퍼막(103)을 스퍼터 식각(201)하여 도 2f와 같이 트렌치(T)의 입구 넓이를 W1에서 W2로 넓혀 추후 수행될 STI 매립 공정이 용이하게 수행되도록 한다. 이때, 버퍼막(103)은 완충 작용을 통해 반도체 기판(101)을 보호하게 된다.Referring to FIG. 2E, the aspect ratio of the trench T is reduced by performing sputter etching using an inert gas on the entire surface of the substrate including the trench T. Referring to FIG. That is, the sputter etching 201 of the
이러한 스퍼터 식각 공정은 이후 수행될 트렌치 매립 공정을 위한 절연층 매립 장비를 이용하여 수행하는 것이 바람직하다. 예로서, 고밀도 플라즈마(HDP) 증착 챔버를 이용할 경우에, 바이어스 전압을 110∼130W로 인가하고, 35∼45℃의 온도를 유지하면서 비활성 가스를 공급하여 버퍼막(103)의 식각 타깃을 700∼800Å으로 설정한다. 바람직한 스퍼터 식각 공정 조건은 바이어스 전압 120W, 온도 40℃, 식각 타깃은 버퍼막 800Å이다.This sputter etching process is preferably performed using the insulating layer filling equipment for the trench filling process to be performed later. For example, in the case of using a high density plasma (HDP) deposition chamber, the bias voltage is applied at 110 to 130 W, the inert gas is supplied while maintaining the temperature of 35 to 45 ° C, and the etching target of the
도 2g를 참조하면, 트렌치(T)를 포함한 구조물 전면에 절연 물질인 TEOS를 증착해 트렌치(T)를 매립하여 절연층(109a)을 형성한다. 절연층(109a)은 대기압화학기상증착(APCVD), 서브대기압화학기상증착(SACVD), 고밀도 플라즈마(HDP) 증착 공정 등을 통해 증착할 수 있다. 이러한 매립 공정은 트렌치(T)의 입구 넓이가 스퍼터 식각(201)을 통해 W1에서 W2로 넓혀진 상태이므로 종래 기술보다 매립이 용이하게 이루어진다. 여기서, 매립 성능의 향상으로 인하여 트랜치(T) 내측의 절연층(109a)에는 보이드가 형성되지 않는다.Referring to FIG. 2G, TEOS, an insulating material, is deposited on the entire surface of the structure including the trench T to fill the trench T to form an
도 2h를 참조하면, CMP 공정을 수행하여 버퍼막(103)의 상부 영역에 존재하는 절연층(109a)을 제거, 즉 트렌치(T) 상부의 비활성 영역에만 절연층(109a)이 남도록 제거하여 소자간 격리를 위한 소자 분리막(109)을 형성한다. 이때, 버퍼막(103)은 완충 작용을 통해 반도체 기판(101)을 보호하며, 이후 STI 구조를 만드는데 사용된 버퍼막(103)을 세정하여 제거한다.Referring to FIG. 2H, the CMP process is performed to remove the insulating
이와 같이, 본 발명에 의하면 도 2g와 같이 트렌치 매립 공정에서 절연층(109a)에 보이드가 형성되지 않으므로 도 2h와 같이 소자 분리막(109)에도 보이드가 존재하지 않는다.As described above, according to the present invention, no void is formed in the insulating
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the present invention, and it is obvious that the techniques of the present invention can be easily modified and implemented by those skilled in the art. Such modified embodiments should be construed as naturally included in the technical spirit described in the claims of the present invention.
전술한 바와 같이 본 발명은 소자 분리막을 위한 트렌치에 대해 비활성 가스를 이용한 스퍼터 식각을 수행하여 트렌치의 종횡비를 감소시킴으로써, 반도체 장치의 집적도가 높아지면서 기판 상에 형성되는 패턴간의 간격이 매우 좁아져서 얇고 깊게 형성된 트렌치 내부에 절연막을 채울 때에도 트렌치 매립 공정이 용이하게 수행되어 보이드의 발생을 방지한다.As described above, the present invention reduces the aspect ratio of the trench by performing sputter etching using an inert gas on the trench for the isolation layer, thereby increasing the degree of integration of the semiconductor device. Even when the insulating film is filled in the deeply formed trench, the trench filling process is easily performed to prevent the generation of voids.
이로써, 추후 게이트 산화 공정 및 폴리 식각 공정에서 잔류물이 남지 않으므로 전기적 쇼트의 유발을 방지하여 소자의 특성 저하를 방지함으로써, 궁극적으로는 반도체 장치의 전기적 특성이 향상되는 효과가 있다.As a result, no residue remains in the gate oxidation process and the poly etching process, thereby preventing the occurrence of an electrical short, thereby preventing the deterioration of the device characteristics, thereby ultimately improving the electrical characteristics of the semiconductor device.
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