KR100526464B1 - Method for manufacturing isolation of semiconductor device - Google Patents
Method for manufacturing isolation of semiconductor device Download PDFInfo
- Publication number
- KR100526464B1 KR100526464B1 KR10-2003-0068013A KR20030068013A KR100526464B1 KR 100526464 B1 KR100526464 B1 KR 100526464B1 KR 20030068013 A KR20030068013 A KR 20030068013A KR 100526464 B1 KR100526464 B1 KR 100526464B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- buried oxide
- film
- trench
- pad nitride
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
Abstract
본 발명은 액티브 영역의 동일 깊이에서의 불순물 분포를 균일하게 유지하여 게이트 폭에 따른 문턱 전압 특성을 일정하도록 하기 위한 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 상기 반도체 소자의 소자 분리막 제조 방법은 패드 질화막을 증착한 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내벽에 사이드월 산화막을 형성한 후 제 1 매립 산화막을 증착하는 단계와, 상기 제 1 매립 산화막을 평탄화한 후 패드 질화막을 제거하는 단계와, 상기 패드 질화막을 제거한 결과물에 산소 플라즈마 증착 및 블랭킷 스퍼터링 공정으로 제 2 매립 산화막을 증착하여 상기 제 1 매립 산화막의 코너 측벽을 클리핑시키는 단계와, 상기 제 2 매립 산화막을 제거하여 상기 제 1 매립 산화막의 경계부가 둔각이 되도록 하는 단계를 포함하여 구성된다.The present invention relates to a method of manufacturing a device isolation layer of a semiconductor device for maintaining a uniform impurity distribution at the same depth of an active region so that the threshold voltage characteristics according to the gate width. Forming a trench having a predetermined depth in the silicon substrate on which the nitride film is deposited; forming a sidewall oxide film on the inner wall of the trench; depositing a first buried oxide film; and planarizing the first buried oxide film, and then forming a pad nitride film. Removing the pad nitride film and depositing a second buried oxide film on the resultant from which the pad nitride film is removed, thereby clipping a sidewall of a corner of the first buried oxide film by removing the second buried oxide film; Causing the boundary of the first buried oxide film to be an obtuse angle It is configured by.
Description
본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 보다 상세하게는 액티브 내의 동일 깊이에서의 불순물 분포가 균일하도록 하여 게이트의 폭에 관계없이 문턱 전압 특성이 일정하게 유지되도록 하기 위한 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a device isolation film of a semiconductor device, and more particularly, to a device having a uniform distribution of impurities at the same depth in an active device so that a threshold voltage characteristic is maintained regardless of a gate width. It relates to a method for producing a separator.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하기 위하여 기판에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 활성 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 형성하게 된다.Generally, in order to form a semiconductor device such as a transistor and a capacitor on a semiconductor substrate, a device isolation layer is formed on the substrate to prevent the device from being electrically connected to an active region that is electrically energized and to separate the devices from each other. It forms an isolation region.
최근에는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 절연 물질을 증착시키고 CMP 공정을 통해 절연 물질의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 많이 이용되고 있다.Recently, a shallow trench isolation (STI) process is used in which a trench having a predetermined depth is formed on a semiconductor substrate, and then an insulating material is deposited on the trench and an unnecessary portion of the insulating material is etched through a CMP process to form an isolation layer. have.
상기 STI 공정 적용시에는 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.When the STI process is applied, stress is concentrated in the top corner and the bottom corner, resulting in deterioration of device characteristics.
또한, 트렌치의 탑코너 에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.In addition, Hump and INWE phenomenon, which causes abnormal operation of the device, occurs due to edge mortity in the top corner of the trench. Hump phenomenon is caused by the concentration of electric field in the active corner, and INWE (Inverse Narrow Width) Effect) is a phenomenon in which the threshold voltage changes as the width of the transistor decreases.
이에 따라 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 절연막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등이 이용되고 있으나, 이러한 방법에 의해서도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.Accordingly, the corner rounding method through an annealing process is used to improve top corner rounding during STI (Shallow Trench Isolation) etching or to increase the density of the insulating film after CMP. There was a problem that can not suppress the edge moat (Edge Moat) generated in the top corner of the.
또한, 트렌치 매립용 절연 물질이 액티브 영역과 소자 분리 영역의 경계에서 소자 영역쪽으로의 점유 혹은 침투되고, 이러한 구조가 주입시 유지되어 액티브의 경계부와 중앙 부위의 불순물의 분포가 다르게 나타나는 문제점이 발생하게 된다.In addition, the trench buried insulating material is occupied or penetrated from the boundary between the active region and the isolation region to the device region, and the structure is maintained during implantation so that the distribution of impurities in the active boundary and the central region is different. do.
이와 같은 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.The problem occurring during the device isolation film forming process of the semiconductor device according to the related art will be described below with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 반도체소자의 소자분리막 제조 방법을 나타낸 순차적 공정 단면도이다.1A through 1E are sequential process cross-sectional views illustrating a method of manufacturing a device isolation film of a conventional semiconductor device.
우선, 도1a에 도시된 바와 같이 실리콘 기판에 대한 스트레스 완화용으로 실리콘 기판(100) 상에 패드 산화막(110)을 증착하고 그 상부에 패드 질화막(120)을 증착한다. 그리고 상기 패드 질화막(120)에 대한 패터닝 공정을 진행하고 상기 패터닝된 패드 질화막(120)을 식각 마스크로 이용하여 패드 산화막을 식각한 후 연속하여 실리콘 기판에 소정 깊이의 트렌치(130)를 형성한다.First, as shown in FIG. 1A, a pad oxide layer 110 is deposited on a silicon substrate 100 and a pad nitride layer 120 is deposited on the silicon substrate 100 for stress relaxation of the silicon substrate. After the patterning process is performed on the pad nitride layer 120, the pad oxide layer is etched using the patterned pad nitride layer 120 as an etch mask, and subsequently, the trench 130 having a predetermined depth is formed on the silicon substrate.
그런 다음 도1b에 도시된 바와 같이 상기 트렌치 식각 공정 시 실리콘기판(100)이 받은 데미지(damage)를 완화하기 위해 트렌치 내벽에 사이드월 산화막(140)을 형성하여 트렌치 상부를 라운딩지게 형성한다. 이어서, 트렌치가 충분히 매립되도록 매립 산화막(150)을 증착한다. Then, as illustrated in FIG. 1B, a sidewall oxide layer 140 is formed on the inner wall of the trench to mitigate damage received by the silicon substrate 100 during the trench etching process, thereby forming the upper portion of the trench. Subsequently, the buried oxide film 150 is deposited to sufficiently fill the trench.
상기 매립 산화막(150)에 대해 상기 패드 질화막(160)을 연마 정지막으로 이용한 CMP 평탄화를 진행하여 도1c와 같이 필드 산화막(150')을 형성한다.CMP planarization using the pad nitride layer 160 as the polishing stop layer is performed on the buried oxide layer 150 to form a field oxide layer 150 'as shown in FIG. 1C.
그런 다음, 도1d에 도시된 바와 같이 고온의 인산 용액을 이용한 습식 세정 공정을 진행하여 상기 패드 질화막(120)을 제거하면, 개구각 "A"가 90°이하가 된다.Then, when the pad nitride film 120 is removed by performing a wet cleaning process using a high temperature phosphoric acid solution as shown in FIG. 1D, the opening angle “A” is 90 ° or less.
후속 공정으로 도1e에 도시된 바와 같이 액티브 영역의 소자를 구성하기 위하여 웰 이온 주입 및 트랜지스터 문턱전압 조절 Vt 이온 주입 공정을 진행한다. 이때, 상기 액티브 경계부와 매립 산화막의 경계부위에서 불순물의 분포가 액티브 영역의 수평 방향으로 균일하게 유지되지 못하고 왜곡되는 현상이 발생 하게된다. Subsequently, the well ion implantation and the transistor threshold voltage control Vt ion implantation process are performed to form an active region device as shown in FIG. 1E. At this time, the distribution of impurities at the boundary between the active boundary and the buried oxide film is not uniformly maintained in the horizontal direction of the active region, which causes distortion.
도2는 종래 기술에 의한 소자 분리 공정후에 이온 주입에 의한 불순물 분포를 나타낸 도면이다.2 is a view showing impurity distribution by ion implantation after the device isolation process according to the prior art.
도2에 도시된 바와 같이 (Ⅰ)는 채널 이온 주입후 불순불의 농도, (Ⅱ)는 웰 이온 주입에 의한 불순물 분포를 나타내는 것으로, 이온 주입후의 불순물의 분포가 액티브의 중앙 부위와 가장자리 경계부위에서 균일하지 않는 것을 알 수 있다.As shown in Fig. 2, (I) shows the impurity concentration after channel ion implantation, and (II) shows the impurity distribution by well ion implantation, and the impurity distribution after ion implantation is uniform at the active central region and the edge boundary region. I can see that it does not.
도3은 종래 기술에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도로, 동일 깊이에서 액티브 가장자리의 경계부와 중앙 부위의 불순물의 분포가 동일하지 않은 현상을 유발하게 된다.FIG. 3 is a graph showing threshold voltage characteristics according to a gate width (W) after a device isolation process of a semiconductor device according to the prior art, which causes a phenomenon in which the distribution of impurities at the boundary of the active edge and the central portion is not the same at the same depth. Done.
결국, 액티브에 형성되는 트랜지스터의 게이트 폭이 감소할수록 따른 문턱 전압 특성을 증가시켜 소자의 성능을 저하시키는 NWE( Narrow Width Effect) 현상을 유발하는 문제점이 있었다.As a result, as the gate width of the transistor formed in the active decreases, the threshold voltage characteristic increases, causing a NWE (Narrow Width Effect) phenomenon that degrades device performance.
상기와 같은 문제점을 해결하기 위한 본 발명은 산소 플라즈마 증착 및 블랭킷 스퍼터링 방식을 이용하여 매립 산화막의 코너 측벽을 클리핑(Clipping)시켜 액티브와 매립 산화막의 경계부가 둔각이 되도록 함으로써, 후속 이온 주입 공정시 실제 소자가 형성되는 액티브 영역의 동일 깊이에서 불순물 분포가 균일하도록 하기 위한 반도체 소자의 소자 분리막 제조 방법을 제공하기 위한 것이다. The present invention for solving the above problems by using the oxygen plasma deposition and blanket sputtering method by clipping the corner sidewalls of the buried oxide film so that the boundary between the active and buried oxide film is obtuse angle, during the actual ion implantation process An object isolation film manufacturing method of a semiconductor device for uniformly distributing impurities at the same depth of an active region in which the device is formed is provided.
상기와 같은 목적을 실현하기 위한 본 발명은 패드 질화막을 증착한 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내벽에 사이드월 산화막을 형성한 후 제 1 매립 산화막을 증착하는 단계와, 상기 제 1 매립 산화막을 평탄화한 후 패드 질화막을 제거하는 단계와, 상기 패드 질화막을 제거한 결과물에 산소 플라즈마 증착 및 블랭킷 스퍼터링 공정으로 제 2 매립 산화막을 증착하여 상기 제 1 매립 산화막의 코너 측벽을 클리핑시키는 단계와, 상기 제 2 매립 산화막을 제거하여 상기 제 1 매립 산화막의 경계부가 둔각이 되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다. The present invention for achieving the above object comprises the steps of forming a trench having a predetermined depth in the silicon substrate on which the pad nitride film is deposited, and forming a sidewall oxide film on the inner wall of the trench, and then depositing a first buried oxide film; Planarizing the first buried oxide film and removing the pad nitride film; and depositing a second buried oxide film by oxygen plasma deposition and blanket sputtering on the result of removing the pad nitride film, thereby clipping corner sidewalls of the first buried oxide film. And removing the second buried oxide film so that the boundary of the first buried oxide film is an obtuse angle.
이때, 상기 제 2 매립 산화막은 산소 플라즈마 증착 : 블랭킷 스퍼터링 비율(D/S) 비율이 높을 경우 클리핑이 되지 않고, D/S 비율이 낮을 경우 클리피이 심하게 되기 때문에 D/S=2.0~2.5가 되도록 O2 가스 60sccm, Ar 가스 110~130sccm을 공급하여 실시하는 것이 바람직하다.In this case, the second buried oxide film is not clipped when the oxygen plasma deposition: blanket sputtering ratio (D / S) ratio is high, and when the D / S ratio is low, the clipping is severe, so that D / S = 2.0 to 2.5. 60sccm O 2 gas, is preferably performed by supplying an Ar gas 110 ~ 130sccm.
상기 본 발명에 의한 반도체 소자의 소자 분리막 제조 방법에 의하면, 산소 플라즈마 증착 및 블랭킷 스퍼터링 방식으로 매립 산화막 상부 코너를 클리핑(Clipping)시켜, 매립 산화막의 경계면 프로파일을 둔각이 되도록 함으로써, 후속 이온 주입시 불순물이 액티브 영역에 균일하게 분포 된다. According to the method of fabricating a device isolation layer of a semiconductor device according to the present invention, the upper corner of the buried oxide film is clipped by oxygen plasma deposition and blanket sputtering so that the interface profile of the buried oxide film becomes an obtuse angle, thereby impurity during subsequent ion implantation. It is evenly distributed in this active area.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도4a 내지 도4g는 본 발명에 의한 반도체 소자의 소자 분리막 제조 방법을 나타낸 순차적인 공정 단면도이다.4A to 4G are sequential process cross-sectional views showing a device isolation film manufacturing method of a semiconductor device according to the present invention.
도4a에 도시된 바와 같이 실리콘 기판에 대한 스트레스 완화용으로 실리콘 기판(400) 상에 패드 산화막(410)을 증착하고 그 상부에 패드 질화막(420)을 증착한다. 상기 패드 질화막(420)은 후속 트렌치 식각시 식각 마스크로 이용하거나 후속 CMP 평탄화 공정시에 연마 정지막으로 이용된다. As shown in FIG. 4A, a pad oxide layer 410 is deposited on the silicon substrate 400 and a pad nitride layer 420 is deposited on the silicon substrate 400 for stress relaxation of the silicon substrate. The pad nitride layer 420 may be used as an etching mask in subsequent trench etching or as a polishing stop layer in a subsequent CMP planarization process.
이어서, 상기 패드 질화막(420)에 대한 패터닝 공정을 진행하고 상기 패터닝된 패드 질화막(420)을 식각 마스크로 이용하여 패드 산화막을 식각한 후 연속하여 실리콘 기판에 3800Å 깊이의 트렌치(430)를 형성한다.Subsequently, a patterning process is performed on the pad nitride layer 420, the pad oxide layer is etched using the patterned pad nitride layer 420 as an etching mask, and then trenches 430 having a depth of 3800 μs are formed on the silicon substrate. .
그런 다음 상기 트렌치 식각 공정 시 실리콘기판(400)이 받은 데미지(damage)를 완화하기 위해 트렌치 내벽에 사이드월 산화막(440)을 형성하여 트렌치 상부를 라운딩지게 형성한다.Then, the sidewall oxide layer 440 is formed on the inner wall of the trench to alleviate the damage received by the silicon substrate 400 during the trench etching process to form the upper portion of the trench.
이어서, 도4b에 도시된 바와 같이 상기 트렌치가 충분히 매립되도록 6000Å 정도의 제 1 매립 산화막(450)을 증착한다. Subsequently, as shown in FIG. 4B, a first buried oxide film 450 of about 6000 Å is deposited to sufficiently fill the trench.
상기 매립 산화막(450)에 대해 도4c에 도시된 바와 같이 상기 패드 질화막(420)을 연마 정지막으로 상기 패드 질화막(420)이 50~80% 정도 연마 되도록 CMP 평탄화를 진행한다.As shown in FIG. 4C, the buried oxide film 450 is subjected to CMP planarization such that the pad nitride film 420 is polished by about 50 to 80% using the pad nitride film 420 as a polishing stop film.
그런 다음, 도4d에 도시된 바와 같이 150℃의 인산 용액을 이용한 습식 세정 공정을 진행하여 상기 패드 질화막(420)을 제거한다. Then, the pad nitride film 420 is removed by performing a wet cleaning process using a phosphoric acid solution at 150 ° C. as shown in FIG. 4D.
그리고 나서, 도4e에 도시된 바와 같이 제 2 매립 산화막(460)을 증착하되, 상기 제 2 매립 산화막(460)은 D/S비를 2.0~2.5 정도가 되도록 증착하여 상기 제 1 갭필 산화막의 측벽 코너가 클리핑(Cliping) 되도록 함으로써, 액티브 탑코너부를 라운딩시킨다. 이때, D/S비가 높으면 클리핑 발생 없이 증착되고, D/S비가 너무 낮으면 클리핑 비율이 커져 블랭킷 식각되므로, 적절한 D/S비 조절이 필요하다. 상기 D/S(Net Deposition Rate : Blanket Sputtering Rate) 비는 HDP 산화막 증착에 이용되는 O2 가스와 블랭킷 식각에 이용되는 Ar 가스의 비율에 의해 결정되는 것으로, Ar가스 60에 O2 가스 110~130 정도로 공급하여 실시하는 것이 바람직하다.Then, as shown in FIG. 4E, the second buried oxide film 460 is deposited, and the second buried oxide film 460 is deposited to have a D / S ratio of about 2.0 to about 2.5 to form sidewalls of the first gap fill oxide film. By rounding the corners, the active top corner part is rounded. In this case, if the D / S ratio is high, no deposition occurs without clipping, and if the D / S ratio is too low, the clipping ratio is large and the blanket is etched, so that appropriate D / S ratio adjustment is necessary. The D / S (Net Deposition Rate: Blanket Sputtering Rate) ratio is to be determined by the ratio of the Ar gas used in the O 2 gas and a blanket etch is used to HDP oxide deposition, O 2 gas 110 to 130 in the Ar gas 60 It is preferable to supply to an extent and to implement.
상기 제 2 매립 산화막(460)을 증착한 후에 도4f에 도시된 바와 같이 등방성 건식 또는 습식 식각을 진행하여 제 2 매립 산화막(460)을 제거한다. 이때, 종래의 액티브 경계부의 개구각 90°이었던데 반해 개구각 "A"가 둔각이 된다. 이로써, 후속 이온 주입시에 경계부에서 불순물이 균일하게 주입되도록 할 뿐만 아니라, 액티브 상부를 라운딩시킬 수 있다.After depositing the second buried oxide film 460, as shown in FIG. 4F, an isotropic dry or wet etching process is performed to remove the second buried oxide film 460. At this time, the opening angle "A" becomes an obtuse angle while the opening angle of the conventional active boundary is 90 degrees. This allows not only to implant the impurities uniformly at the boundary during subsequent ion implantation, but also to round the active top.
후속 공정으로 도4g의 (가)에 도시된 바와 같이 웰 및 채널 이온 주입 공정을 진행한다. 이때, 액티브의 경계부의 점유 부분이 제거되어 개구각이 둔각이 되기 때문에 불순물 주입이 균일하게 이루어지게 되어, 채널 이온 분포(Ⅰ) 및 웰 이온 분포(Ⅱ)가 액티브의 중앙 부위와 가장자리 경계부위에서 균일하게 나타나는 것을 볼 수 있다. 4g의 (나)는 액티브 경계부위를 확대한 도면으로 이때, 종래 기술에 의한 채널 이온 분포(a)가 액티브의 중앙 부위와 경계부에서 균일하지 않게 나타나는 반면, 본원 발명에 의한 채널 이온 분포(b)는 액티브의 중앙 부위와 경계부에서 균일하게 나타나는 것을 볼 수 있다.Subsequently, the well and channel ion implantation processes are performed as shown in FIG. 4G (a). At this time, since the occupied portion of the active boundary is removed and the opening angle becomes obtuse, impurity implantation is made uniform, so that the channel ion distribution (I) and the well ion distribution (II) are uniform at the center and edge boundaries of the active. You can see it appear. 4g (b) is an enlarged view of the active boundary portion, while the channel ion distribution (a) according to the prior art appears unevenly at the center portion and the boundary portion of the active portion, whereas the channel ion distribution (b) according to the present invention It can be seen that it appears uniformly at the center and boundary of the active.
도5는 본 발명에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도로, 문턱 전압 특성을 보면 종래 기술에 의한 문턱 전압 특성(Ⅰ)은 게이트의 폭이 감소할수록 문턱 전압이 증가하는데 반해, 본 발명에 의한 문턱 전압 특성(Ⅱ)은 게이트 폭의 변화가 관계없이 일정하게 나타나는 것을 볼 수 있다. 이는 결국, 동일한 사이즈에서 전류 구동 능력을 향상시킬 수 있는 것으로, 동일 전류 구동 능력을 요구하는 소자에서는 트랜지스터의 사이즈를 감소시킬 수 있어 집적도를 향상시킬 수 있는 이점이 있다.5 is a graph showing the threshold voltage characteristic according to the gate width (W) after the device isolation process of the semiconductor device according to the present invention, the threshold voltage characteristic (I) according to the prior art is reduced in the width of the gate according to the prior art As the threshold voltage increases, the threshold voltage characteristic (II) according to the present invention can be seen to be constant regardless of the change in the gate width. This, in turn, can improve the current driving capability at the same size, and in devices requiring the same current driving capability, there is an advantage in that the size of the transistor can be reduced and the degree of integration can be improved.
상기한 바와 같이 본 발명은 상기한 바와 같이 본 발명은 액티브의 경계부와 중앙 부분의 동일 깊이에서의 불순물 분포가 균등하기 때문에 게이트의 폭에 관계없이 문턱 전압이 일정하게 유지되도록 할 수 있다. As described above, according to the present invention, since the impurity distribution at the same depth of the active boundary and the center portion is equal, the present invention can maintain the threshold voltage regardless of the width of the gate.
또한, 액티브 경계부의 개구각을 둔각으로 형성하여 액티브 탑 코너를 라운딩시킴으로써 액티브 탑 코너에서의 전기장 집중 현상을 방지할 수 있다.Further, by forming an opening angle of the active boundary at an obtuse angle and rounding the active top corner, electric field concentration at the active top corner can be prevented.
결국, 문턱 전압 특성을 증가시켜 소자의 성능을 저하시키는 NWE( Narrow Width Effect) 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.As a result, there is an advantage in that the reliability of the device can be improved by preventing a narrow width effect (NWE) phenomenon, which increases the threshold voltage characteristic and degrades the device performance.
도 1a 내지 도 1e는 종래의 반도체 소자의 소자분리막 제조 방법을 나타낸 순차적 공정 단면도이다.1A to 1E are sequential process cross-sectional views illustrating a method of manufacturing a device isolation film of a conventional semiconductor device.
도2는 종래 기술에 의한 소자 분리 공정후에 이온 주입에 의한 불순물 분포를 나타낸 도면이다.2 is a view showing impurity distribution by ion implantation after the device isolation process according to the prior art.
도3은 종래 기술에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도이다.FIG. 3 is a graph showing threshold voltage characteristics according to the gate width W after the device isolation process of the semiconductor device according to the prior art. FIG.
도4a 내지 도4g는 본 발명에 의한 반도체 소자의 소자 분리막 제조 방법을 나타낸 순차적인 공정 단면도이다.4A to 4G are sequential process cross-sectional views showing a device isolation film manufacturing method of a semiconductor device according to the present invention.
도5는 본 발명 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도이다.FIG. 5 is a graph showing threshold voltage characteristics according to gate width W after the device isolation process of the semiconductor device according to the present invention. FIG.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
200 : 실리콘 기판 210 : 패드 산화막200: silicon substrate 210: pad oxide film
220 : 패드 질화막 230 : 트렌치220: pad nitride film 230: trench
240 : 사이드월 산화막 250 : 제 1 매립 산화막 240 sidewall oxide film 250 first buried oxide film
260 : 제 2 매립 산화막260: second buried oxide film
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0068013A KR100526464B1 (en) | 2003-09-30 | 2003-09-30 | Method for manufacturing isolation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0068013A KR100526464B1 (en) | 2003-09-30 | 2003-09-30 | Method for manufacturing isolation of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050031756A KR20050031756A (en) | 2005-04-06 |
| KR100526464B1 true KR100526464B1 (en) | 2005-11-08 |
Family
ID=37236571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0068013A KR100526464B1 (en) | 2003-09-30 | 2003-09-30 | Method for manufacturing isolation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100526464B1 (en) |
-
2003
- 2003-09-30 KR KR10-2003-0068013A patent/KR100526464B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050031756A (en) | 2005-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331469B1 (en) | Trench isolation structure, semiconductor device having the same, and trench isolation method | |
| US6683364B2 (en) | Integrated circuit devices including an isolation region defining an active region area and methods for manufacturing the same | |
| KR100275730B1 (en) | Trench isolating method | |
| US7592686B2 (en) | Semiconductor device having a junction extended by a selective epitaxial growth (SEG) layer and method of fabricating the same | |
| JPH09129721A (en) | Manufacture of semiconductor device | |
| KR100500923B1 (en) | Method for forming semiconductor device | |
| KR100419689B1 (en) | Method for forming a liner in a trench | |
| KR19980085035A (en) | Trench Forming Method with Rounded Profile and Device Separation Method of Semiconductor Device Using the Same | |
| KR100526464B1 (en) | Method for manufacturing isolation of semiconductor device | |
| KR101060698B1 (en) | Transistor manufacturing method | |
| KR100429678B1 (en) | A method for forming a field oxide of semiconductor device | |
| KR100672768B1 (en) | Method for forming isolation in semiconductor device | |
| KR101004810B1 (en) | Method for forming isolation of semiconductor device | |
| KR20010046211A (en) | method for fabricating semiconductor device | |
| KR100967203B1 (en) | Method for forming the Isolation Layer of Semiconductor Device | |
| KR100444607B1 (en) | Method of forming an isolation layer in a semiconductor device | |
| KR20050065142A (en) | Method for manufacturing isolation of semiconductor device | |
| KR100460043B1 (en) | Method for forming the isolation layer of semiconductor device | |
| KR20010061041A (en) | Forming method for a field oxide of semiconductor device | |
| JP2000091420A (en) | Manufacture of semiconductor device | |
| KR20050065160A (en) | Method for manufacturing transistor | |
| KR20060046909A (en) | Method for manufacturing a transistor having a recessed channel | |
| KR20010110007A (en) | Trench isolation method of semiconductor device | |
| KR20050003057A (en) | Fabricating method of trench isolation layer in semiconductor device | |
| KR20010058949A (en) | Method for isolating semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180918 Year of fee payment: 14 |