KR100327656B1 - Device Separation Method of Semiconductor Device - Google Patents
Device Separation Method of Semiconductor Device Download PDFInfo
- Publication number
- KR100327656B1 KR100327656B1 KR1019980024824A KR19980024824A KR100327656B1 KR 100327656 B1 KR100327656 B1 KR 100327656B1 KR 1019980024824 A KR1019980024824 A KR 1019980024824A KR 19980024824 A KR19980024824 A KR 19980024824A KR 100327656 B1 KR100327656 B1 KR 100327656B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- semiconductor substrate
- solution
- pad oxide
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 반도체기판 상에 패드산화막과 질화막을 형성하고 상기 질화막, 패드산화막 및 일정 두께의 반도체기판을 식각하여 트렌치를 형성한 다음, 상기 반도체기판을 H2SO4, HF 및 NH4OH 용액 순으로 세정공정을 실시하고 상기 트렌치 표면을 희생산화시키는 공정으로 상기 트렌치의 모서리를 둥굴게 형성함으로써 후속공정으로 형성된 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.The present invention relates to a method for manufacturing a device isolation film of a semiconductor device, wherein a pad oxide film and a nitride film are formed on a semiconductor substrate, and the trench is formed by etching the nitride film, the pad oxide film, and a semiconductor substrate having a predetermined thickness, and then forming the trench. 2 SO 4 , HF and NH 4 OH solution in the order of cleaning and the surface of the trench sacrificial oxidation to form a corner of the trench rounded to improve the characteristics and reliability of the semiconductor device formed in a subsequent process Technology.
Description
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 차세대 0.25 ㎛ 이하의 디자인 룰 ( design rule ) 에 적용되는 에스.티.아이. ( shallow trench isolation, 이하에서 STI 라 함 ) 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a device isolation film of a semiconductor device, and in particular, S.T.I. (hereinafter referred to as shallow trench isolation) technology.
현재 사용하고 있는 STI 공정에서는 패드산화막과 질화막 증착 후 소자분리를 위해 트렌치를 형성하되, 트렌치 식각 후 라운드 산화막 ( round oxidation )를 실시하여 끝부분의 각을 둥글게 형성하는 것이다.In the current STI process, a trench is formed to separate the device after deposition of the pad oxide film and the nitride film, and a round oxide film is formed after the trench is etched to form rounded end angles.
그러나, 상기 트렌치의 측면으로부터만 산화가 진행됨에 따라 산화 후에도 우리가 원하는 부드러운 프로파일을 얻을 수 없을 가능성이 있다.However, as the oxidation proceeds only from the side of the trench, there is a possibility that the smooth profile that we want can not be obtained even after the oxidation.
또한, 식각 공정에서 식각되는 각도를 낮추어 비스듬하게 해주고 이후 라운드 산화방법으로 식각에 의해 드러난 실리콘기판 부분을 산화시켜 각을 부드럽게 만들고 있으나, 각도를 크게 낮춤으로 인하여 트렌치 식각되는 부분이 필요 이상으로 커져 0.25 um 디자인 룰를 필요로 하는 기술에서는 우리가 필요로 하는 활성영역을 확보하는데 어려움이 생길 수 있다. 그리고, 불필요한 소자분리 영역의 증가는 패킹 밀도 ( packing density )를 감소시키게 되므로 이를 위한 방안이 필요로 하게 되었다.In addition, the angle etched in the etching process is lowered to make it oblique and the silicon substrate exposed by the etching is oxidized by the round oxidation method to make the angle smoother, but the trench etched portion becomes larger than necessary due to the greatly reduced angle. In technology that requires um design rules, it can be difficult to secure the active area that we need. In addition, an unnecessary increase in the device isolation area reduces the packing density, which requires a method for this.
최근에는 상기한 STI 공정시 트렌치의 상측 끝부분을 둥글게 형성하기 위하여, 트렌치 식각을 경사지게 실시하고, 세정공정으로 STI 공정으로 특성을 향상시키려고 하였다.Recently, in order to form a rounded upper end portion of the trench during the STI process, the trench etching is inclined and the cleaning process is used to improve the characteristics of the STI process.
이하, 첨부된 도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도로서, 세정공정을 이용한 STI 공정을 도시한다.1A to 1D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art, and illustrate an STI process using a cleaning process.
먼저, 반도체기판(41) 상부에 패드산화막(43)과 질화막(45)을 순차적으로 형성한다. 그리고, 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(도시안됨)을 형성하고 이를 이용한 식각공정으로 상기 질화막(45)과 패드산화막(43)을 식각하여 소자분리영역으로 노출된 반도체기판(41)을 노출시킨다. 이때, 상기 패드산화막(43)은 150 Å 정도의 두께로 형성하고, 상기 질화막(45)은 1500 Å 정도의 두께로 형성한다.First, the pad oxide film 43 and the nitride film 45 are sequentially formed on the semiconductor substrate 41. Then, the photoresist pattern (not shown) is formed by an exposure and development process using a device isolation mask (not shown), and the nitride film 45 and the pad oxide layer 43 are etched by the etching process using the device isolation mask (not shown). The semiconductor substrate 41 is exposed. In this case, the pad oxide film 43 is formed to a thickness of about 150 kPa, and the nitride film 45 is formed to a thickness of about 1500 kPa.
그리고, 상기 감광막패턴을 마스크로 하여 상기 반도체기판(41)을 식각하여 트렌치(47)를 형성한다. 이때, 상기 트렌치(47) 식각공정은 상기 트렌치의 측벽이 경사지도록 실시한다.The semiconductor substrate 41 is etched using the photoresist pattern as a mask to form a trench 47. At this time, the trench 47 etching process is performed so that the side wall of the trench is inclined.
그 다음에, 상기 감광막패턴을 제거한다. (도 1a)Then, the photosensitive film pattern is removed. (FIG. 1A)
그리고, 상기 트렌치(47)를 포함한 반도체기판(41)을 암모니아용액을 이용하여 세정한다. (도 1b)Then, the semiconductor substrate 41 including the trench 47 is cleaned using an ammonia solution. (FIG. 1B)
그 다음에, HF 용액을 이용하여 상기 반도체기판(41)을 세정한다. 이때, 상기 패드산화막(43)이 측면식각되어 ⓐ 와 같이 형성된다. (도 1c)Then, the semiconductor substrate 41 is cleaned using an HF solution. In this case, the pad oxide layer 43 is laterally etched and formed as ⓐ. (FIG. 1C)
그리고, 상기 트렌치(47) 표면을 산화시켜 산화막을 ⓑ 와 같이 형성한다. (도 1d)Then, the surface of the trench 47 is oxidized to form an oxide film as ⓑ. (FIG. 1D)
후속공정으로 상기 트렌치(47)를 매립하는 산화막을 증착하고 이를 평탄화식각한 다음, 상기 질화막(45)을 제거하고, 세정공정을 실시하여 소자분리막을 형성한다.In a subsequent process, an oxide film filling the trench 47 is deposited and planarized and etched. Then, the nitride film 45 is removed and a cleaning process is performed to form an isolation layer.
상기한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 제조방법은, 트렌치 모서리의 라운딩에 한계가 있으며, 이로 인하여 상기 트렌치의 모서리 부분에 전계가 집중되어 소자의 동작특성을 저하시키는 문제점이 있다.As described above, the method of manufacturing a device isolation film of a semiconductor device according to the related art has a limitation in rounding a corner of a trench, thereby concentrating an electric field on a corner of the trench, thereby degrading operation characteristics of the device.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 패드 산화막을 두껍게 하여 습식식각공정 시 표면 장력을 감소시켜 후속 공정인 암모니아 용액의 흐름을 용이하게 함으로써 암모니아 용액에 의한 트렌치 모서리의 라운딩 효과를 최대한으로 하여 소자의 특성을 향상시킬 수 있는 반도체소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the pad oxide film is thickened to reduce the surface tension during the wet etching process, thereby facilitating the flow of the ammonia solution, which is a subsequent process, to maximize the rounding effect of the trench corners by the ammonia solution. It is an object of the present invention to provide a device isolation film manufacturing method of a semiconductor device that can improve the characteristics of the device.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to the prior art.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.2A through 2D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to a first embodiment of the present invention.
도 3a 내지 도 3d 는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device in accordance with a second embodiment of the present invention.
＜ 도면의 주요부분에 대한 부호의 설명 ＞<Explanation of symbols for the main parts of the drawings>
11,21,41 : 반도체기판 13,23,43 : 패드산화막11,21,41: semiconductor substrate 13,23,43: pad oxide film
15,25,45 : 질화막 17,27,47 : 트렌치15,25,45 Nitride 17,27,47 Trench
29 : APCVD 산화막29: APCVD oxide film
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,In order to achieve the above object, a device isolation film manufacturing method of a semiconductor device according to the present invention,
반도체기판 상에 패드산화막과 질화막을 형성하는 공정과,Forming a pad oxide film and a nitride film on the semiconductor substrate;
상기 반도체기판의 소자분리영역을 노출시키는 소자분리마스크를 식각마스크로 상기 질화막, 패드산화막 및 반도체기판을 식각하여 트렌치를 형성하는 공정과,Forming a trench by etching the nitride film, the pad oxide film and the semiconductor substrate using an device isolation mask that exposes the device isolation region of the semiconductor substrate as an etch mask;
상기 구조를 H2SO4용액과 HF용액을 이용한 1차세정공정으로 소정 두께의 패드산화막을 제거하여 트렌치의 상부 모서리를 노출시키는 공정과.A step of exposing the upper edge of the trench by removing the pad oxide film having a predetermined thickness using a first cleaning process using the H 2 SO 4 solution and the HF solution.
상기 반도체기판을 NH4OH 용액을 이용한 2차세정공정으로 상기 반도체기판을 소정 두께 제거하되, 상기 트렌치 상부 모서리를 둥굴게 형성하는 공정과.Removing the semiconductor substrate by a second thickness using a NH 4 OH solution to a predetermined thickness, and forming a rounded upper corner of the trench;
상기 트렌치 표면을 희생산화시키는 공정을 포함하는 것을 제1특징으로 한다.A first feature is to include a step of sacrificial oxidation of the trench surface.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,In addition, the device isolation film manufacturing method of a semiconductor device according to the present invention to achieve the above object,
반도체기판 상에 패드산화막과 질화막을 형성하는 공정과,Forming a pad oxide film and a nitride film on the semiconductor substrate;
상기 반도체기판의 소자분리영역을 노출시키는 소자분리마스크를 식각마스크로 상기 질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과.Forming a trench by etching the nitride layer, the pad oxide layer, and the semiconductor substrate having a predetermined thickness using an element isolation mask that exposes the device isolation region of the semiconductor substrate as an etch mask;
상기 반도체기판을 HF용액과 NH4OH용액으로 순차적으로 세정하여 상기 패드산화막의 측면을 소정 두께 식각하여 상기 트렌치 상부 모서리의 반도체기판을 노출시키는 공정과.Sequentially cleaning the semiconductor substrate with HF solution and NH 4 OH solution to etch the side surface of the pad oxide layer by a predetermined thickness to expose the semiconductor substrate at the upper corner of the trench;
상기 트렌치 측벽에 APCVD 산화막으로 스페이서를 형성하되, 상기 트렌치 상부 모서리가 노출되도록 형성하는 공정과,Forming a spacer on the sidewalls of the trench with an APCVD oxide layer, wherein the upper edge of the trench is exposed;
상기 노출된 트렌치 상부 모서리를 산화시켜 둥굴게 형성하는 공정을 포함하는 것을 제2특징으로 한다.A second feature is to include a step of oxidizing and rounding the exposed upper corner of the trench.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device according to a first embodiment of the present invention.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 질화막(15)을 순차적으로 형성한다. 그리고, 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(도시안됨)을 형성하고 이를 이용한 식각공정으로 상기 질화막(15)과 패드산화막(13)을 식각하여 소자분리영역으로 노출된 반도체기판(11)을 노출시킨다. 이때, 상기 패드산화막(13)은 300 ∼ 700 Å 정도의 두께로 형성하고, 상기 질화막(15)은1000 ∼ 3000 Å 정도의 두께로 형성한다.First, the pad oxide film 13 and the nitride film 15 are sequentially formed on the semiconductor substrate 11. A photoresist pattern (not shown) is formed by an exposure and development process using a device isolation mask (not shown), and the nitride film 15 and the pad oxide layer 13 are etched by the etching process using the device isolation mask (not shown) to expose the device isolation region. The semiconductor substrate 11 is exposed. In this case, the pad oxide film 13 is formed to a thickness of about 300 to 700 kPa, and the nitride film 15 is formed to a thickness of about 1000 to 3000 kPa.
그리고, 상기 감광막패턴을 마스크로 하여 상기 반도체기판(11)을 식각하여 트렌치(17)를 형성한다. 이때, 상기 트렌치(17) 식각공정은 상기 트렌치의 측벽이 경사지도록 실시한다.The trench 17 is formed by etching the semiconductor substrate 11 using the photoresist pattern as a mask. In this case, the trench 17 is etched so that the sidewalls of the trench are inclined.
그 다음에, 상기 감광막패턴을 제거한다. (도 2a)Then, the photosensitive film pattern is removed. (FIG. 2A)
그리고, 상기 반도체기판(41)을 H2SO4+ HF + NH4OH 순으로 세정공정을 실시한다. 상기 HF 용액을 이용한 세정공정으로 인하여 ⓒ 와 같이 패드산화막(13)이 50 ∼ 400 Å 측면식각되고, 상기 NH4OH 용액을 이용한 세정공정으로 ⓓ 와 같이 상기 트렌치(17)의 표면이 식각된다.The semiconductor substrate 41 is then cleaned in the order of H 2 SO 4 + HF + NH 4 OH. Due to the cleaning process using the HF solution, the pad oxide film 13 is etched 50 to 400 Å side as in ⓒ, and the surface of the trench 17 is etched as ⓓ in the cleaning process using the NH 4 OH solution.
이때, 상기 NH4OH 용액을 이용한 세정공정은 상기 패드산화막(13)의 두께가 종래보다 증가되되 산화막 둘레의 표면 장력이 감소하게 됨으로써 식각용액의 흐름을 양호하게 하여 세정 효과를 극대화시킨다. 그리고, 상기 NH4OH 용액을 이용한 세정공정은 40 ∼ 100 ℃ 온도의 NH4OH 용액에 10 ∼ 40 분 정도의 시간동안 담구어 실시함으로써 상기 트렌치의 측면과 상측을 동시에 식각한다. (도 2b, 도 2c)At this time, in the cleaning process using the NH 4 OH solution, the thickness of the pad oxide layer 13 is increased compared with the conventional, but the surface tension around the oxide layer is reduced, thereby improving the flow of the etching solution to maximize the cleaning effect. Then, the washing using the NH 4 OH solution process is carried out by oral wall for 10 to 40 minutes of time in the NH 4 OH solution for 40 ~ 100 ℃ temperature at the same time etching the sides and the upper side of the trench. (FIG. 2B, FIG. 2C)
그 다음에, 반도체기판(11)을 950 ∼ 1200℃에서 건식산화방법으로 희생산화시켜 상기 트렌치(17)의 표면에 산화막을 형성한다. 이때, 상기 산화막은 트렌치(17)의 측면 및 상측에서 성장되고, 상기 산화막 제거 후 ⓔ 와 같이 트렌치(17)의 상부모서리가 둥근 형상으로 된다. (도 2d)Subsequently, the semiconductor substrate 11 is sacrificially oxidized by dry oxidation at 950-1200 ° C. to form an oxide film on the surface of the trench 17. At this time, the oxide film is grown on the side and the upper side of the trench 17, and after removing the oxide film, the upper edge of the trench 17 is rounded. (FIG. 2D)
여기서, 상기 트렌치(17)의 모서리는 트렌치 측면에 비해 더 큰 스트레스를 받고 있기 때문에 구조상 더 불안정한 에너지 상태를 보여 NH4OH 용액에 접촉시 측면보다 빠르게 식각되어 모서리의 곡률이 종래에 의해 형성된 방법보다 훨씬 커진다. 상기와 같이 곡률 반경이 커지면 소자의 동작 시 가해지는 전기장의 집중을 방지할 수 있고, 게이트 산화막의 씨닝 ( thinning ) 현상을 방지하여 동작전압 이하에서 소자의 파괴를 방지할 수 있다.Here, the corner of the trench 17 is more stressed than the trench side, and thus shows a more unstable energy state in structure, so that the edge of the trench 17 is etched faster than the side when contacted with NH 4 OH solution, so that the curvature of the corner is formed by the conventional method. Much bigger. As described above, when the radius of curvature increases, concentration of an electric field applied when the device is operated may be prevented, and thinning of the gate oxide layer may be prevented, thereby preventing destruction of the device under an operating voltage.
도 3a 내지 도 3d 는 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a device isolation film of a semiconductor device in accordance with a second embodiment of the present invention.
먼저, 반도체기판(21) 상부에 패드산화막(23)과 질화막(25)을 순차적으로 형성한다. 그리고, 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(도시안됨)을 형성하고 이를 이용한 식각공정으로 상기 질화막(25)과 패드산화막(23)을 식각하여 소자분리영역으로 노출된 반도체기판(21)을 노출시킨다.First, the pad oxide film 23 and the nitride film 25 are sequentially formed on the semiconductor substrate 21. In addition, a photoresist pattern (not shown) is formed by an exposure and development process using a device isolation mask (not shown), and the nitride layer 25 and the pad oxide layer 23 are etched through the etching process using the device isolation mask (not shown). The semiconductor substrate 21 is exposed.
그리고, 상기 감광막패턴을 마스크로 하여 상기 반도체기판(21)을 식각하여 트렌치(27)를 형성한다. 이때, 상기 트렌치(27) 식각공정은 상기 트렌치의 측벽이 85°이상 경사지도록 실시함으로써 패킹 밀도를 크게 해줄 수 있다.The semiconductor substrate 21 is etched using the photoresist pattern as a mask to form the trench 27. In this case, the trench 27 may be etched to increase the packing density by inclining the sidewall of the trench to be 85 ° or more.
그리고, 상기 트렌치(27) 표면을 세정한다. 이때, 상기 세정공정은 순수와의 혼합비가 100 : 1 인 HF 용액과 NH4OH 용액을 이용하여 순차적으로 실시한다.Then, the surface of the trench 27 is cleaned. At this time, the washing step is carried out sequentially using a HF solution and a NH 4 OH solution with a mixing ratio of 100: 1 pure water.
이로 인하여, 상기 패드산화막(23)이 측면식각되어 ⓕ 와 같은 형상이 형성된다. 상기 ⓕ 와 같은 형상으로 인하여 상기 반도체기판(21)과 질화막(25) 사이에공간이 발생되므로 상기 질화막(25)에 의한 스트레스를 감소시킬 수 있다. (도 3b)As a result, the pad oxide layer 23 is laterally etched to form a shape such as ⓕ. The space between the semiconductor substrate 21 and the nitride film 25 is generated due to the shape as ⓕ, so that the stress caused by the nitride film 25 can be reduced. (FIG. 3B)
그 다음에, 전체표면상부에 대기압 화학기상증착 ( Atmosphere Chemical Vapor Deposition, 이하에서 APCVD 라 함 ) 산화막(29)을 일정두께 증착하고 이를 이방성식각하여 상기 트렌치(27)의 측벽에 스페이서를 형성하되, 과도식각하여 상기 트렌치(27)의 모서리 부분이 노출되도록 형성한다. (도 3c)Subsequently, a thickness of the Atmosphere Chemical Vapor Deposition (hereinafter referred to as APCVD) oxide layer 29 is deposited on the entire surface and anisotropically etched to form a spacer on the sidewall of the trench 27. Overetching is formed so that the corner portion of the trench 27 is exposed. (FIG. 3C)
그리고, 상기 반도체기판(21)의 노출된 부분, 즉 상기 트렌치(27)의 모서리 부분만을 열산화시켜 ⓖ 와 같은 형상을 형성한다. (도 3d)Then, only the exposed portion of the semiconductor substrate 21, that is, the corner portion of the trench 27 is thermally oxidized to form a shape such as ⓖ. (FIG. 3D)
후속공정으로 상기 트렌치(27)를 매립하는 고밀도 플라즈마 ( high density plasma, HDP ) CVD 산화막을 형성함으로써 소자분리막을 형성한다.In a subsequent process, a device isolation film is formed by forming a high density plasma (HDP) CVD oxide film filling the trench 27.
상기한 바와 같이 본 발명의 제2실시예에 따른 반도체소자의 소자분리막 제조방법은, 트렌치의 모서리 부분을 둥글게 형성함으로써 소자의 특성을 향상시킬 수 있다.As described above, the device isolation film manufacturing method of the semiconductor device according to the second embodiment of the present invention can improve the characteristics of the device by forming rounded corners of the trench.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 제조방법은, 트렌치의 모서리 형상을 둥굴게 형성하여 전계의 집중현상을 방지하고 후속공정으로 트렌치를 매립하는 절연막 형성공정시 보이드의 유발을 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the method of fabricating a device isolation film of a semiconductor device according to the present invention prevents condensation of an electric field by forming rounded corners of a trench and inducing voids during an insulating film formation process in which a trench is buried in a subsequent process. As a result, the characteristics and the reliability of the semiconductor device can be improved.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024824A KR100327656B1 (en) | 1998-06-29 | 1998-06-29 | Device Separation Method of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024824A KR100327656B1 (en) | 1998-06-29 | 1998-06-29 | Device Separation Method of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003564A KR20000003564A (en) | 2000-01-15 |
| KR100327656B1 true KR100327656B1 (en) | 2002-07-02 |
Family
ID=19541343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024824A KR100327656B1 (en) | 1998-06-29 | 1998-06-29 | Device Separation Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100327656B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444607B1 (en) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | Method of forming an isolation layer in a semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6830979B2 (en) * | 2001-05-23 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| KR100532936B1 (en) * | 2002-07-11 | 2005-12-02 | 매그나칩 반도체 유한회사 | Method of manufacture semiconductor device |
| KR100473731B1 (en) * | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | Method of manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970077489A (en) * | 1996-05-22 | 1997-12-12 | 김주용 | Method for forming element isolation insulating film of semiconductor element |
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
-
1998
- 1998-06-29 KR KR1019980024824A patent/KR100327656B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
| KR970077489A (en) * | 1996-05-22 | 1997-12-12 | 김주용 | Method for forming element isolation insulating film of semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444607B1 (en) * | 2002-10-24 | 2004-08-16 | 주식회사 하이닉스반도체 | Method of forming an isolation layer in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000003564A (en) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7759214B2 (en) | Semiconductor including STI and method for manufacturing the same | |
| US6020622A (en) | Trench isolation for semiconductor device with lateral projections above substrate | |
| KR101585214B1 (en) | Method of forming a recess and method of manufacturing a semiconductor device | |
| KR100327656B1 (en) | Device Separation Method of Semiconductor Device | |
| KR20020042251A (en) | Fabrication method of isolation structure for semiconductor device | |
| KR100442852B1 (en) | Method for forming trench isolation region to embody isolation region proper for high integrated semiconductor device | |
| CN114446891A (en) | Forming method and structure of semiconductor structure and memory | |
| US6281063B1 (en) | Method for manufacturing trench isolation | |
| KR100403316B1 (en) | Forming method for field oxide of semiconductor device | |
| KR20000044885A (en) | Method for forming isolation film of semiconductor device | |
| KR100305026B1 (en) | Manufacturing method of semiconductor device | |
| KR100249026B1 (en) | Semiconductor element isolating method | |
| KR100305143B1 (en) | Method of forming isolation layer in semiconductor device | |
| KR100203906B1 (en) | Method for forming an element isolation region in a semiconductor device | |
| KR19990086279A (en) | Device Separator Formation Method of Semiconductor Device | |
| KR20050022617A (en) | Method for forming recessed trench for fabricating recessed channel MOSFET | |
| KR100498590B1 (en) | Device isolation film formation method of semiconductor device | |
| KR100587607B1 (en) | Method for manufacturing semiconductor device | |
| KR100561974B1 (en) | A Manufacturing Method of Semiconductor Element | |
| KR20010002305A (en) | Shallow trench isolation manufacturing method | |
| KR20000051689A (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| KR20030052663A (en) | method for isolating semiconductor device | |
| KR100575616B1 (en) | Method for forming borderless contact hole in a semiconductor device | |
| JP3844239B2 (en) | Manufacturing method of semiconductor device | |
| KR100439105B1 (en) | Method for fabricating isolation layer of semiconductor device to improve cut-off characteristic at both corners of trench and inwe between narrow lines |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050124 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |