KR100437595B1 - 박막 트랜지스터 액정표시장치 제조방법 - Google Patents
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Abstract
본 발명은 하프톤 노광 기술을 이용하여 감광막 스페이서를 형성하는 박막트랜지스터 액정표시장치 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트 버스 라인 및 데이터 버스 라인이 형성되고, 게이트 전극, 게이트 절연막, 액티브층 및 소오스/드레인 전극을 포함하는 박막 트랜지스터가 형성된 유리기판 상에 보호막을 도포하고, 상기 보호막을 식각하여 상기 박막 트랜지스터의 소정 부분을 노출시키는 단계; 상기 보호막 상에 노출된 박막 트랜지스터 부분과 콘텍되도록 ITO 금속막을 증착하는 단계; 상기 ITO 금속막 상에 감광막을 도포하고, 상기 감광막을 하프톤 노광하는 단계; 상기 하프톤 노광된 감광막을 현상하여, 상대적으로 두꺼운 하프톤 패턴을 갖는 제1감광막 패턴과 하프톤 패턴을 갖지 않는 제2감광막 패턴을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 마스크로 이용해서 ITO 금속막을 식각하여 화소영역에 화소 전극을 형성하는 단계; 및 상기 제2감광막 패턴을 제거함과 동시에 잔류된 제1감광막 패턴으로 이루어진 감광막 스페이서를 형성하는 단계를 포함한다.
Description
본 발명은 박막 트랜지스터 액정표시장치 제조방법에 관한 것으로, 보다 구체적으로는 어레이 기판 제조 공정에서 하프톤 노광 기술을 이용하여 감광막 스페이서를 형성하는 방법에 관한 것이다.
일반적으로, 박막 트랜지스터(THIN FILM TRANSISTOR: TFT) 액정표시장치는 어레이 기판과 컬러 필터 기판이 액정층을 사이에 두고 합착된 구조를 가지고 있다. 이러한, 액정표시장치는 어레이 기판 상에 배치된 화소 전극에 그래픽 신호가 인가되면, 상기 컬러 필터 기판에 배치된 상대 전극과의 사이에서 전계가 발생하여, 액정 분자들을 트위스트 시키게 되고, 상기 트위스트된 액정 분자들에의해 편광된 빛의 투과율이 조절되어, 그래픽 신호를 디스플레이하게 된다.
따라서, 액정표시장치의 어레이 기판과 컬러 필터 기판 간의 셀 갭을 일정하게 유지시키기 위하여, 상기 어레이 기판 상에 플라스틱 재질로된 볼 모양의 스페이서를 산포한 상태로, 두 기판을 합착한다.
이하 도면을 참조하여 상세히 설명한다.
도 1a는 종래 기술에 따른 박막 트랜지스터 액정표시장치의 평면도이고, 도 1b는 상기 도 1a의 A-A`부분을 수직 절단한 단면도이다.
도 1a를 참조하면, 데이터 라인(7a)과 게이트 버스 라인(1a)이 수직으로 교차되어 단위 화소 영역이 한정된다. 상기 화소 영역에는 전계를 발생시키는 화소 전극(9)이 배치된다. 상기 게이트 버스 라인(1a)과 데이터 라인(7a)의 교차부에는 스위칭 소자인 TFT가 형성되어 있다.
도 1b를 참조하면, 게이트 전극(1b)을 포함한 게이트 버스 라인(1a)이 형성되어 있는 유리 기판(50)의 전 영역 상에 게이트 절연막(13)이 형성된다. 상기 게이트 절연막(13) 상에는 액티브층(5)과 소오스/드레인 전극(7b, 3)을 포함하는 TFT가 형성되고, 상기 TFT 상에 보호막(11)이 도포된다. 상기 보호막(11) 상에는 전계 발생을 위한 화소 전극(9)이 상기 드레인 전극(3)과 콘텍하도록 형성된다.
상기와 같은 구조의 어레이 기판 상에는 일정한 셀 갭을 유지하기 위하여, 볼 모양의 스페이서가 산포되고, 그후에 상기 어레이 기판과 컬러 필터 기판이 합착된다.
그러나, 플라스틱 재질로된 볼 모양의 스페이서는 액정 분자의 정상적인 배향을 방해하여 빛샘 현상을 유발하며, 아울러, 외부적인 충격이나 진동에 의하여 일정한 위치에 산포되지 못하는 단점이 있다.
또한, 스페이서의 산포과정에서 뭉침현상이 발생할 경우, 일정한 셀 갭 유지가 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 하프 톤 노광 기술을 이용하여 감광막 스페이서를 형성하는 박막 트랜지스터 액정표시장치 제조방법을 제공하는데 그 목적이 있다.
도 1a는 종래 기술에 따른 박막 트랜지스터 액정표시장치의 평면도.
도 1b는 상기 도 1a의 A-A`부분을 수직 절단한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 스페이서 제조 공정을 도시한 단면도.
도 3은 본 발명에 따라 스페이서가 형성되는 위치를 표시한 평면도.
*도면의 주요부분에 대한 부호의 설명*
1b: 게이트 전극 3: 드레인 전극
5: 액티브 층 7b: 소오스 전극
8: ITO 금속막 9: 화소 전극
11: 보호막 13: 게이트 절연막
15: 하프톤 패턴 16: 제 2 감광막 패턴
17: 감광막 스페이서 20: 제 1 감광막 패턴
50: 유리 기판
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 액정표시장치 제조방법은, 게이트 버스 라인 및 데이터 버스 라인이 형성되고, 게이트 전극, 게이트 절연막, 액티브층 및 소오스/드레인 전극을 포함하는 박막 트랜지스터가 형성된 유리기판 상에 보호막을 도포하고, 상기 보호막을 식각하여 상기 박막 트랜지스터의 소정 부분을 노출시키는 단계; 상기 보호막 상에 노출된 박막 트랜지스터 부분과 콘텍되도록 ITO 금속막을 증착하는 단계; 상기 ITO 금속막 상에 감광막을 도포하고, 상기 감광막을 하프톤 노광하는 단계; 상기 하프톤 노광된 감광막을 현상하여, 상대적으로 두꺼운 하프톤 패턴을 갖는 제1감광막 패턴과 하프톤 패턴을 갖지 않는 제2감광막 패턴을 형성하는 단계; 상기 제1 및 제2감광막 패턴을 마스크로 이용해서 ITO 금속막을 식각하여 화소영역에 화소 전극을 형성하는 단계; 및 상기 제2감광막 패턴을 제거함과 동시에 잔류된 제1감광막 패턴으로 이루어진 감광막 스페이서를 형성하는 단계를 포함한다.여기서, 상기 하프톤 패턴은 화소를 하나 또는 하나 이상 건너서 형성하며, 상기 감광막 스페이서는 게이트 버스 라인의 상부에 형성하고, 그리고, 3.5 ~4㎛의 높이로 형성한다.
본 발명에 의하면, 어레이 기판 제조 공정중에 하프톤 노광 기술을 이용해서, 감광막 패턴으로 스페이서를 형성하기 때문에, 스페이서의 위치 변동은 발생되지 않으며, 특히, 셀 갭을 일정하게 유지할 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 감광막 스페이서를 포함한 박막 트랜지스터 액정표시장치 제조 공정을 도시한 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 공지된 5-마스크 공정의 제 3-마스크 공정까지 수행하여, 유리기판(50) 상에 게이트 전극(1b)과, 게이트 절연막(13), 액티브층(5) 및 소오스/드레인 전극(7b, 3)을 포함하는 박막 트랜지스터를 형성하고, 상기 박막 트랜지스터는 보호막(11)을 유리기판(50)의 전체 상부에 도포한다. 그런다음, 제 4-마스크 공정을 수행하여 박막 트랜지스터의 드레인 전극(3)을 노출시키고, 상기 보호막(11) 상에 노출된 드레인 전극(3)과 콘텍하도록 ITO 금속막(8)을 증착한다.
다음으로, 도 2b에 도시한 바와 같이, 상기 ITO 금속막(8) 상에 감광막을 도포한 후, 하프 톤 마스크(도시하지 않음)를 사용하여 상기 감광막을 노광하고, 상기 노광된 감광막을 현상하여, 화소 전극 및 스페이서가 형성될 ITO 금속막 부분 상에 하프톤 패턴(15)를 포함한 제 1 감광막 패턴(20)을 형성한다. 여기서, 상기 하프톤 패턴(15)의 높이는 그 이외의 제 1 감광막 패턴(20) 부분 보다 상대적으로 두껍다. 또한, 스페이서가 형성됨이 없이 화소 전극이 형성될 영영 상에는 하프톤 패턴(15)이 없는 제 2 감광막(16)이 형성된다.
도 2c에 도시한 바와 같이, 하프톤 패턴(15)을 갖는 제 1 감광막 패턴(20)과 하프톤 패턴이 없는 감광막 패턴(16)을 마스크로 사용하여 ITO 금속막(8)을 식각함으로써, 화소 전극(9)을 형성한다.
그다음, 도 2d에 도시한 바와 같이, 제 1 감광막 패턴과 제 2 감광막 패턴에 대한 에싱을 수행한다. 이때, 제 1 감광막 패턴의 하프톤 패턴(15)은 그이외 붑분 및 제 2 감광막 패턴 보다 상대적으로 두껍기 때문에, 상기 하프톤 패턴을 제외한제 1 감광막 패턴 부분과 제 2 감광막 패턴은 제거되는 반면, 상기 하프톤 패턴은 일부높이가 잔류되며, 이때, 잔류된 하프톤 패턴에의해 감광막 스페이서(17)가 형성된다.
상기에서, 제 1 및 제 2 감광막 패턴에 대한 에싱은 O2기체를 사용한다. 일반적으로 TFT의 전기적 특성을 향상시키기 위하여, 어레이 공정이 완료된 후 열처리 공정을 열처리 공정을 수행하게 되는데, 이러한, 열처리 공정은 감광막 스페이서의 열적 손상을 방지하기 위하여 액티브 패터닝 후부터 ITO 금속막 증착후 사이의 공정에서 행한 다음, 화소 전극과 감광막 스페이서(17)를 형성할 수 있다.
한편, 상기 감광막 스페이서(17)의 높이는 3.5 ~4㎛로 형성함이 바람직하며, 개구율을 높이기 위하여 게이트 버스 라인의 상부에 형성함이 바람직하다.
도 3은 본 발명에 따라 스페이서가 형성되는 위치를 표시한 평면도이다. 도시한 바와 같이, 감광막 스페이서(17)는 화소 하나 혹은, 그 이상 건너서 게이트 버스 라인 상에 형성됨이 바람직하다. 도시하였지만, 설명하지 않은 부호 30은 어레이 기판을 나타낸다.
상기와 같은 방법으로 형성된 감광막 스페이서는 외부의 충격이나, 진동에 의해서 위치가 변하지 않으며, 셀갭을 일정하게 유지할 수 있어 종래의 볼 모양의 스페이서를 산포하여 발생하는 문제점을 제거할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 액정표시장치의 제조시에, 스페이서 산포 공정을 생략할 수 있다. 또한, 감광막 스페이서는 외부의 진동이나 충격에 의하여 위치가 변경되지 않아 일정한 셀 갭을 유지할 수 있다.
게다가, 감광막 스페이서는 기존의 공정에서 사용되는 감광막과 마스크 공정을 사용하여 형성할 수 있으므로, 새로운 시설 장비가 추가 되지 않는다.
아울러, 스페이서의 불균일한 산포에 의하여 액정 분자의 배향이 흐트러져 빛샘이 발생하는 현상을 방지할 수 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 게이트 버스 라인 및 데이터 버스 라인이 형성되고, 게이트 전극, 게이트 절연막, 액티브층 및 소오스/드레인 전극을 포함하는 박막 트랜지스터가 형성된 유리기판 상에 보호막을 도포하고, 상기 보호막을 식각하여 상기 박막 트랜지스터의 소정 부분을 노출시키는 단계;상기 보호막 상에 노출된 박막 트랜지스터 부분과 콘텍되도록 ITO 금속막을 증착하는 단계;상기 ITO 금속막 상에 감광막을 도포하고, 상기 감광막을 하프톤 노광하는 단계;상기 하프톤 노광된 감광막을 현상하여, 상대적으로 두꺼운 하프톤 패턴을 갖는 제1감광막 패턴과 하프톤 패턴을 갖지 않는 제2감광막 패턴을 형성하는 단계;상기 제1 및 제2감광막 패턴을 마스크로 이용해서 ITO 금속막을 식각하여 화소영역에 화소 전극을 형성하는 단계; 및상기 제2감광막 패턴을 제거함과 동시에 잔류된 제1감광막 패턴으로 이루어진 감광막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 액정표시장치 제조방법.
- 제 1항에 있어서,상기 감광막 스페이서는 게이트 버스 라인의 상부에 형성하는 것을 특징으로하는 박막트랜지스터 액정표시장치 제조방법.
- 제 1항에 있어서,상기 하프톤 패턴은 화소를 하나 또는 하나 이상 건너서 형성하는 것을 특징으로하는 박막 트랜지스터 액정표시장치 제조방법.
- 제 1항에 있어서,상기 감광막 스페이서는 3.5 ~4㎛ 높이로 형성하는 것을 특징으로 하는 박막트랜지스터 액정표시장치 제조방법.
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2001
- 2001-03-31 KR KR10-2001-0017170A patent/KR100437595B1/ko active IP Right Grant
Patent Citations (6)
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