KR100426042B1 - 영상 표시 장치 - Google Patents

영상 표시 장치 Download PDF

Info

Publication number
KR100426042B1
KR100426042B1 KR10-2002-0012081A KR20020012081A KR100426042B1 KR 100426042 B1 KR100426042 B1 KR 100426042B1 KR 20020012081 A KR20020012081 A KR 20020012081A KR 100426042 B1 KR100426042 B1 KR 100426042B1
Authority
KR
South Korea
Prior art keywords
signal
sampling
display device
timing
pattern
Prior art date
Application number
KR10-2002-0012081A
Other languages
English (en)
Other versions
KR20020072208A (ko
Inventor
안자이가쯔야
요꼬야마료이찌
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20020072208A publication Critical patent/KR20020072208A/ko
Application granted granted Critical
Publication of KR100426042B1 publication Critical patent/KR100426042B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

비용을 증대시키지 않고 용이하게, 영상 신호의 샘플링 타이밍을 적정한 타이밍으로 할 수 있는 영상 표시 장치를 얻는다.
기판(10) 위에, 외부로부터의 클럭 신호 CKH1, CKH2를 입력하는 외부 클럭 입력부 T1, T2와, 시프트 레지스터 사이에 상호 전기적으로 독립된 복수의 지연 시간을 조정하는 인버터 회로 중, 필요한 인버터 회로만을 선택하여 접속하여, 영상 신호의 샘플링 타이밍을 지연시킨다. 그 때의 접속은, 원하는 인버터 회로의 수만 접속하기 위한 접속 배선 패턴을 갖는 패턴 마스크를 이용함으로써 실현할 수 있다.

Description

영상 표시 장치{VIDEO DISPLAY APPARATUS}
본 발명은, 클럭 신호에 기초를 둔 영상 신호의 샘플링 신호의 타이밍을 제어하는 인버터 회로를 구비한 영상 표시 장치의 구동 회로에 관한 것이다.
최근, 영상 표시 장치는 휴대 가능한 표시 장치, 예를 들면 휴대용 텔레비전, 휴대 전화 등의 모니터로서 특히 시장 요구가 강하고, 또는 이들 용도로는 표시 장치는 그것에 따라 소형화, 경량화, 소비 전력 절약화의 요구가 특히 강하므로 요구를 만족시키기 위해 연구 개발도 활발하다.
도 7에 종래의 액정 표시 장치의 등가 회로도를 나타내며, 도 8에 그 액정 표시 장치의 구동시의 타이밍차트를 나타낸다.
도 7에 도시한 바와 같이, 액정 표시 패널 P는 절연성 기판(10) 위에 게이트 신호를 공급하는 게이트 드라이버(50)에 접속된 복수의 게이트 신호선(51)과, 드레인 신호를 공급하는 드레인 드라이버(60)로부터 출력되는 샘플링 펄스의 타이밍에 따라 샘플링 트랜지스터 SPt1, SPt2, …, SPtn이 온하고, 그에 따라 데이터 신호선(62)의 데이터 신호 Sig가 공급되는 복수의 드레인 신호선(61)이 배치되어 있으며, 이들 양 신호선(51, 61)의 교차부 근방에는 이들 양 신호선(51, 61)에 접속된 TFT(70)와, 그 TFT(70)에 접속된 표시 전극(80)이 배치되어 있다.
또한, 절연성 기판(10)과는 다른 기판인 외부 부착 회로 기판에는 패널 구동용 LSI가 설치되어 있다.
이 외부에 설치한 패널 구동용 LSI로부터, 외부 클럭 입력부 T1, T2를 통해 클럭 신호 CKH1 및 CKH2가 공급된다. 이 클럭 신호 CKH1과 CKH2는 상호 위상이 반대인 클럭 신호로서, 샘플링 트랜지스터 SPt1, SPt2, SPt3…이 영상 신호를 래치하는 타이밍을 결정하는 타이밍 신호를 생성하기 위한 기준 신호이다.
또한, 패널 구동용 LSI로부터는 수직 드라이버의 스타트 신호 STV, 수평 드라이버의 스타트 신호 STH가 각각 게이트 드라이버(50) 및 드레인 드라이버(60)에 입력되고, 또한 영상 신호 Sig가 영상 신호선(62)에 입력된다.
우선, 외부로부터 입력된 클럭 신호, 즉 외부 클럭 신호 CKH1, CKH2는 각각 레벨 시프터(L/S)에 입력되어 예를 들면 0∼3V가 0∼8V로 승압된다. 그리고, 그출력 신호는 정형용 인버터 회로(102)에 입력되고, 버퍼 회로(101)를 통해 드레인 드라이버(60)를 구성하는 각 시프트 레지스터에 클럭 신호로서 입력된다.
각 시프트 레지스터는 인버터 회로 및 클럭드 인버터 회로로 이루어져 수평 방향의 스타트 신호 STH에 기초하여 순차적으로 다음단으로 클럭 신호가 전송되며, 각 시프트 레지스터에 의해 샘플링 펄스가 발생된다.
이 샘플링 펄스에 기초하여, 외부로부터 입력되는 영상 신호를 샘플링 TFT에 의해 샘플링하여, 각각의 드레인 신호선(61)으로 출력한다. 즉, 스타트 신호 STH에 기초하는 샘플링 신호에 따라 샘플링 TFTSPt가 온하여 영상 신호선(62)의 영상 신호가 드레인 신호선(61)으로 공급된다.
또한, 게이트 신호가 게이트 신호선(51)으로부터 게이트 전극(13)에 입력되고, TFT(70)가 온한다. 그에 따라 TFT(70)를 통해 드레인 신호가 표시 전극(80)에 인가된다. 그와 동시에, 표시 전극(80)에 인가된 전압을 1 필드 기간 유지하기 위해 보조 용량(85)에도 드레인 신호가 TFT(70)를 통해 인가된다. 이 보조 용량(85)의 한쪽 전극은 TFT(70)의 소스(11s)에 접속되어 있고, 다른 쪽의 전극은 각 표시 화소(200)에 있어서 공통 전위가 인가되어 있다.
TFT(70)의 게이트(13)가 개방되어 드레인 신호가 액정(21)에 인가되면, 1 필드 기간 유지되어야 하지만, 액정(21)만으로는 그 신호의 전압은 시간 경과와 함께 점차로 저하한다. 그렇게 하면, 플리커나 표시 결함으로 나타나 양호한 표시를 얻을 수 없게 된다. 그래서 그 전압을 1 필드 기간 유지하기 위해 보조 용량(85)을 설치하고 있다.
표시 전극(80)에 인가된 전압이 액정(21)에 인가됨으로써, 그 전압에 따라 액정(21)이 배향되어 표시를 얻을 수 있다.
그런데, 종래의 액정 표시 장치에서는 제조 공정 조건 등의 변동에 따라 각 인버터 회로(101, 102)의 특성 변동이 생기는 경우가 있다. 그 때문에, 클럭 신호에 기초하는 영상 신호를 샘플링하는 타이밍이 빨라지거나 지연되는 변동이 생기게 된다.
따라서, 드레인 신호선(61)으로 공급되는 드레인 신호의 전위가, 영상 신호선(62)의 영상 신호 Sig의 전위까지 충분히 충전될 때까지, 샘플링 TFTSPt에 의해 샘플링되게 되어, 불충분한 전위의 표시밖에 표시할 수 없다는 결점이 있었다.
도 8에 도 7 중 A, B, C의 각 점에서의 타이밍차트를 나타낸다.
외부 클럭 신호 CKH1, CKH2에 기초하여, 생성된 샘플링 타이밍 신호에 의해 영상 신호가 샘플링 TFT에 의해 샘플링되지만, 그 타이밍이 그 영상 신호 S11의 전위가 영상 신호선(62)에 있어서 아직 충분히 충전되지 않은 타이밍에서 샘플링되기 때문에, 불충분한 전위의 표시밖에 할 수 없었다.
또한, 그 지연 시간을 변경하는 경우에는 인버터 회로의 수를 변경하는 것을 생각할 수 있지만, 그를 위해서는 새로운 다른 패턴 마스크, 즉 인버터 회로를 구성하는 TFT의 능동층의 아일랜드화 공정의 패턴 마스크로부터, TFT의 소스 및 드레인 전극 및 배선을 형성하기 위한 패턴 마스크까지의 모든 패턴 마스크를 제작해야한다. 그렇게 하면, 새롭게 패턴 마스크를 제작하는 데 있어서, 비용이 많이 드는결점이 생긴다.
그래서 본 발명은, 상기된 종래의 결점에 감안하여 이루어진 것으로, 비용을 증대시키지 않고 용이하게 샘플링 트랜지스터가 영상 신호를 샘플링하는 타이밍을 적정한 타이밍으로 할 수 있으며, 그에 따라 양호한 표시를 얻을 수 있는 영상 표시 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 영상 표시 장치를 액정 표시 장치에 응용한 경우의 등가 회로도.
도 2는 본 발명의 영상 표시 장치의 타이밍차트.
도 3은 본 발명의 영상 표시 장치의 인버터 회로의 접속 방법을 나타내는 도면.
도 4는 본 발명의 영상 표시 장치의 인버터 회로의 접속 방법을 나타내는 도면.
도 5는 본 발명의 영상 표시 장치의 인버터 회로의 단면도.
도 6은 본 발명의 지연 시간 조정 회로의 다른 실시예를 나타내는 등가 회로도.
도 7은 종래의 액정 표시 장치의 등가 회로도.
도 8은 종래의 액정 표시 장치의 각 점에서의 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : 절연성 기판
100 : 지연 시간 조정용 인버터 회로
21 : 액정
50 : 게이트 드라이버
51 : 게이트 신호선
60 : 드레인 드라이버(시프트 레지스터)
61 : 드레인 신호선
62 : 영상 신호선
70 : TFT
80 : 표시 전극
L/S : 레벨 시프터
L1 : 접속 배선
P : 액정 표시 패널
SPt1∼SPt3 : 샘플링 트랜지스터
본 발명의 영상 표시 장치는, 클럭 신호에 기초하여 영상 신호를 샘플링하여 영상을 표시하는 영상 표시 장치에 있어서, 외부로부터의 클럭 신호를 표시 장치로 공급하는 외부 클럭 신호 공급부와 샘플링 신호를 생성하는 시프트 레지스터 사이에, 상호 전기적으로 독립하여 구성된 복수의 지연 수단을 구비하고 있으며, 그 복수의 지연 수단 중, 상기 영상 신호를 샘플링하는 타이밍을 지연시키는 시간에 따른 수의 지연 수단만 접속하는 접속선 패턴을 갖는 패턴 마스크를 이용하여 접속함으로써 상기 지연 시간의 조정을 행하는 것이다.
또한, 본 발명의 영상 표시 장치는 클럭 신호에 기초하여 영상 신호를 샘플링하여 표시 화소 영역에 상기 영상 신호를 공급함으로써 영상을 표시하는 영상 표시 장치에 있어서, 외부로부터의 클럭 신호를 표시 장치로 공급하는 외부 클럭 공급부와 샘플링 신호를 생성하는 시프트 레지스터 사이에 설치되어 전기적으로 상호 독립되어 구성된 복수의 지연 수단은, 상기 표시 화소 영역 및 그 표시 화소 영역의 주변 영역의 구동 회로를 구성하는 스위칭 소자와 동시에 동일한 기판 위에 형성되어 있고, 상기 영상 신호를 샘플링하는 타이밍의 지연 시간에 따른 수만 선택됨과 함께, 그 선택된 수의 지연 수단은, 상기 스위칭 소자를 구성하는 전극 또는 배선 형성 시에 이용하는 포토마스크에 묘화된 접속 배선 패턴을 이용하여 상기 전극 또는 배선 형성과 동시에 형성된 접속 배선에 의해 접속되는 것이다.
또한, 상술한 영상 표시 장치는, 상기 지연 수단은 인버터 회로인 영상 표시 장치이다.
<발명의 실시예>
본 발명의 영상 표시 장치에 대하여 이하에 설명한다.
도 1에 본 발명의 영상 표시 장치를 액정 표시 장치에 응용한 경우의 등가 회로도를 나타내며, 도 2에 그 액정 표시 장치의 구동 시의 타이밍차트를 나타낸다.
도 1에 도시한 바와 같이, 액정 표시 패널 P는, 액정 표시 패널 P와는 별개 부재인 외부 부착의 패널 구동용 LSI 및 각 신호 단자로부터 공급되는 각 신호에 기초하여 구동된다.
액정 표시 패널 P는, 게이트 신호를 공급하는 게이트 드라이버(50)에 접속된 복수의 게이트 신호선(51)이 행방향(수평 방향)으로 배치되어 있고, 드레인 신호를 공급하는 드레인 드라이버(60)에 접속된 복수의 드레인 신호선(61)이 열 방향(수직 방향)으로 배치되어 있다. 양 신호선(51, 61)의 교차부 근방에는 표시 영역에 있어서의 스위칭 소자인 TFT(70)가 배치되어 있다. 또한, 액정 표시 패널 P에는 복수의 표시 화소 P11, P12, P13 …이 매트릭스 형상으로 배치되어 있다. 이들 표시 화소는, 게이트 신호선(51)과 드레인 신호선(61)에 의해 구획된 영역에 각각 구성되어 있다. 이 TFT(70)에 접속된 표시 전극(80)에 인가된 전압에 의해 액정(21)의 상승 및 하강이 제어된다.
액정 표시 패널 P에는, 외부 부착의 패널 구동용 LSI로부터 공급되는 각 드라이버(50, 60)를 스캔시키기 위한 외부 클럭 신호, 데이터 신호, 대향 전극 전압, 각 드라이버를 구동하는 전압, 및 신호 유지 회로를 구동하는 전압을 인가하는 단자 T1∼T9가 구비되어 있다.
이와 같이, 외부 부착의 패널 구동용 LSI는 상술한 드라이버(50, 60)를 동작시키기 위한 외부 클럭 신호 CKV1, CKV2, CKH1, CKH2, 타이밍 신호(STV, STH), 표시 데이터 신호(Sig)를 작성한다. 또한, 각 신호 단자 T1∼T9로부터는 외부 클럭 신호, 대향 전극 전압 Vcom, 드라이버 전원 등을 액정 표시 패널 P로 공급한다.
각 시프트 레지스터는 드레인 드라이버(60)를 구성하고 있으며, 인버터 회로 및 클럭드 인버터 회로로 이루어져 수평 방향의 스타트 신호 STH에 기초하여 순차적으로 다음단에 클럭 신호가 전송되고, 각 시프트 레지스터에 의해 샘픔링 펄스가 발생된다. 클럭드 인버터의 구성은, 인버터 회로와 트랜스퍼 게이트로 치환 가능하다.
도 1에서 종래의 영상 표시 장치를 나타내는 도 7과 다른 점은, 외부 클럭 신호 입력부 T1, T2와 시프트 레지스터(60) 사이에, 샘플링의 타이밍을 조정하는 지연 시간 조정 회로인 인버터 회로(100)가 설치되어 있는 점이다.
여기서, 본 발명의 영상 표시 장치의 구동 방법에 대하여 설명한다.
도 2에, 도 1의 액정 표시 장치의 각 점에서의 타이밍차트를 나타낸다.
1 주기가 t인 외부 클럭 신호 CKH1, CKH2에 기초하여, 시프트 레지스터를 통해 생성된 샘플링 신호에 의해 샘플링 TFTSPt1, SPt2, SPt3 …의 영상 신호의 샘플링 타이밍에 대해 설명한다.
점 B, C, 즉 샘플링 TFT의 영상 신호의 샘플링 타이밍은, 영상 신호 S11이 영상 신호선(62)의 전위까지 충분히 충전된 타이밍으로 행해지고 있다.
이것은, 도 8에 도시한 바와 같이 샘플링 TFT가 영상 신호를 샘플링하는 타이밍이 그 영상 신호 S11의 전위가 영상 신호선(62)에 있어서 충분히 충전되지 않은 타이밍에서 샘플링한 경우에 비하여, 필요한 지연 시간을 얻기 위해 필요한 인버터 회로를 선택함으로써, 샘플링의 타이밍을 늦출 수 있으며, 충분히 전위가 충전된 상태에서 샘플링할 수 있기 때문이다.
따라서, 양호한 표시를 얻을 수 있다.
도 3에, 상호 전기적으로 독립된 인버터 회로를 선택하여, 이들을 접속하는 예를 나타낸다.
도 3의 (a)는, 상호 전기적으로 독립된 두개의 인버터 회로를 형성한 경우를 나타낸다. 단, 도 3의 (a)는 타이밍 조정용으로서의 인버터 회로를 하나도 선택하지 않은 상태이다. 또한, 도 3의 (b)는 도 3의 (a)에 나타내는 두개의 인버터 회로를 외부 클럭 입력부 T1, T2와 시프트 레지스터 사이에 접속한 경우의 등가 회로이다. 이들 접속한 인버터 회로는 영상 표시 장치의 표시 영역 및 그 주변 영역의 구동 회로를 구성하는 스위칭 TFT와 동시에 형성함과 함께, 이들 스위칭 TFT의 소스 및 드레인 전극 및 배선을 형성하는 공정에 이용하는 마스크 패턴에, 이들 인버터 회로를 접속하는 패턴을 묘화해 두고, 그 패턴에 기초하여 전극 및 배선 형성과 동시에 접속선을 형성하여 선택한 인버터 회로를 접속하는 것이다.
도 3의 (c)에는, 전기적으로 독립된 인버터 회로를 형성한 경우이다. 지연 시간 조정용의 인버터 회로를 하나도 선택 접속하지 않은 경우이다.
도 3의 (d) 및 도 3의 (e)는, 도 3의 (c)의 경우와 같이 전기적으로 상호 독립된 두개의 인버터 회로를 형성하는 마스크 패턴을 이용한 경우에, 배선 및 전극을 형성하는 패턴 마스크에, 두개의 인버터 회로를 접속하는 패턴도 묘화해 둔 마스크를 이용하여, 배선을 형성하여 접속하는 경우를 나타내고 있다.
도 3의 (d) 및 도 3의 (e)에 도시한 바와 같이, 두개 또는 3개의 인버터 회로를 병렬로 접속함으로써 트랜지스터의 사이즈를 변경할 수 있다. 또, 예를 들면, 채널 길이를 6㎛로 일정하게 하고, n 채널의 채널 폭을 50㎛, p 채널의 채널 폭을 75㎛로 하면, 영상 신호의 샘플링 타이밍을 10나노초(nSec) 지연시킬 수 있다.
도 4에 본 발명의 영상 표시 장치의 인버터 회로의 배치 패턴을 나타내고, 도 5의 (a)에 도 4 중 A-A 선을 따라 자른 단면도를 나타내며, 도 5의 (b)에 도 4 중 B-B 선을 따라 자른 단면도를 나타낸다. 또, 도 4에는 인버터 회로를 4개 기판 위에 제작한 경우를 나타내고 있다.
도 4의 (a)에는, 어떤 인버터 회로도 사선으로 표시한 예를 들면 알루미늄으로 이루어지는 접속선 패턴, 특히 레벨 시프터(L/S)로부터 버퍼 회로에 연결되는 접속선 L1에 의해 접속되어 있지 않은 경우를 나타내며, 도 4의 (b)에 4개의 인버터 회로 중, 도면 내의 좌측 두개의 인버터 회로를 접속선 패턴에 의해 접속한 경우를 나타내며, 도 4의 (c)에는 4개의 인버터 회로가 모두 접속선 패턴에 의해 접속되어 있는 경우를 나타낸다. 또한, 각 도면에서 L/S에 접속된 정형용의 인버터 회로로부터의 출력 신호가 배선 L1에 입력되고, 접속된 각 인버터 회로를 통해 버퍼 회로(101)로 출력된다. 각 도면의 상하에는 인버터 회로의 전원 전압 VDD와 VSS가 인가되어 있다.
영상 표시 장치를 제작한 경우, 어떤 제조 로트에 있어서 영상 신호의 샘플링의 타이밍이 너무 빨라 아직 충분히 영상 신호가 영상 신호선에 충전되어 있지 않아 정상적인 샘플링을 할 수 없는 경우에는 다음 제조 로트에 있어서는 인버터 회로를 선택하여 접속선 패턴에 의해 접속한다. 그렇게 하여 샘플링의 타이밍을 지연시킨다. 즉, 도 4의 (a)와 같이 어떤 인버터 회로도 선택 접속되어 있지 않은 임의의 제조 로트에 있어서 샘플링의 타이밍이 너무 빠른 경우에는 다음 제조 로트에서는, 예를 들면 도 4의 (b)에 도시한 바와 같이 4개의 인버터 회로를 선택하여 접속선 패턴에 의해 접속하거나, 혹은 도 4의 (c)에 도시한 바와 같이 두개의 인버터 회로만을 선택하여 접속선 패턴에 의해 접속함으로써 지연 시간을 조정한다. 이 선택하는 인버터 회로의 수는 샘플링의 타이밍이 영상 신호가 충분히 충전된 타이밍이 되는 수로 하면 된다. 또, 기판 위에 제작하는 상호 전기적으로 독립된 인버터 회로의 수는 각 제조 로트에서의 샘플링의 타이밍이 지연되거나 또는 빨라지는 것을 커버할 수 있는 수라면 된다.
또한, 도 4 중 점선으로 나타내는 각 능동층과, 사선으로 나타내는 알루미늄으로 이루어지는 각 접속선은 도면 중 「X」표시로 나타내는 지점에서 컨택트하고 있다. 또, TFT의 예를 들면 크롬(Cr)으로 이루어지는 게이트 전극은 알루미늄으로 이루어지는 접속선과 도면 중 「○」표시로 나타내는 지점에서 컨택트하고 있다. 즉, 선택 접속하는 인버터 회로도 접속되지 않은 인버터 회로에서도 능동층과 접속 배선과의 컨택트, 및 게이트가 되는 배선과 접속 배선과의 컨택트는 이루어지고 있다.
그 때문에, 표시 화소 영역내 및 그 주변 영역의 구동 회로를 구성하는 TFT의 드레인 신호선의 형성 공정과 동시에, 필요로 하는 지연 수단을 접속할 수 있다. 즉, 지연 수단의 수를 바꾸는 데 있어서, 그 수에 대응하여 컨택트부까지 변경 및 형성하게 되면, 배선 패턴을 형성한 패턴 마스크만으로는 지연 수단의 수를 바꿀 수는 없다. 따라서, 본원과 같이 표시 영역내 및 그 주변 영역의 구동 회로를 구성하는 스위칭 소자인 TFT의 전극 및 배선의 형성과 동시에, 인버터 회로를 접속선에 의해 접속함으로써, 공정을 증대시키지 않고, 지연 시간의 조정이 가능해진다.
또, 도 4의 (a), 도 4의 (b) 및 도 4의 (c)에 있어서, 각각의「X」표시 및「○」표시로 나타낸 각 컨택트 위치, 및 Cr로 형성한 게이트 전극(흰색 부분)은 도면 중 좌측으로부터 순서대로 대응하고 있다. 즉, 인버터 회로를 접속하는 배선 패턴이라도 접속되지 않은 배선 패턴이라도 이들 배선 패턴을 묘화한 배선 패턴 마스크에 있어서는 동일한 위치에 묘화되어 있다. 그에 따라, 접속하는 인버터 회로만을 접속하기 위해, 그 접속 부분에 대응한 지점에만 다르게 한 배선 패턴 마스크를 준비하면 되는 것이다. 물론 그것에는, 표시 영역 및 그 주변 영역의 구동 회로를 구성하는 TFT의 전극 및 배선 패턴도 묘화되어 있다.
여기서, 도 5에 기초하여 인버터 회로의 제조 방법에 대하여 설명한다.
무알카리 유리 기판, 석영 기판 등의 절연성 기판(10) 위에, 플라즈마 CVD법을 이용하여 비정질 실리콘막(이하, 「a-Si 막」이라고 칭함.)을 퇴적시키고, 그 표면측으로부터 XeC1 엑시머 레이저 빔을 주사하면서 조사하여, a-Si 막을 용융 재결정화시켜 다결정 실리콘막(이하,「p-Si 막」이라고 칭함 : 11)으로 한다. 그것을 포토마스크 패턴을 이용하는 포토리소그래픽 기술에 의해 아일랜드화하고, 그것이 박막 트랜지스터의 능동층이 된다.
p-Si 막(11) 위에, CVD법에 의해 SiN 막 및 SiO2막을 순서대로 적층한 게이트 절연막(12)을 전면에 형성한다.
이 게이트 절연막(12) 위에, 게이트 전극의 패턴을 갖는 포토마스크 패턴을 이용한 포토리소그래픽 기술에 의해 Cr, W 등의 고융점 금속으로 이루어지는 게이트 전극(13)을 형성한다. 이 게이트 전극(13)을 마스크로 하여, 능동층의 소스(11s) 또는 드레인(11d)이 되는 영역에 이온 도핑을 한다. n 채널형 TFT로 하는 경우에는 인(P)을 도입하고, p 채널형 TFT로 하는 경우에는 붕소(B)를 도입한다.
그 후, SiO2막, SiN 막 및 SiO2막을 순서대로 적층한 층간 절연막(14)을 형성한다. 이 층간 절연막(14)의, 소스(11s) 및 드레인(11d)에 대응한 영역에 컨택트홀을 형성한다. 그 때도, 컨택트 홀을 형성하기 위한 패턴을 갖는 포토마스크 패턴을 이용하여 포토리소그래픽 기술에 의해 컨택트홀(15)을 형성한다. 그리고 그 컨택트홀을 포함하는 층간 절연막(14) 위에 알루미늄(Al)을 스퍼터법을 이용하여 퇴적시킨다. 그리고, 소스(16) 및 드레인 전극(17) 및 배선(18)의 패턴을 갖는 포토마스크 패턴을 이용하여 포토리소그래픽 기술에 의해 이 Al을 패턴화하여 소스 전극(16) 및 드레인 전극(17)을 형성한다. 그렇게 함으로써, 소스(16) 및 드레인 전극(17) 및 배선(18) 위에 절연막을 형성하여 표면을 절연한다.
이렇게 해서, 인버터 회로가 완성된다.
또, 상술된 바와 같이 인버터 회로를 형성할 때에, 그것과 동시에 영상 표시 장치의 표시 영역에 배치되는 TFT(70)도 형성된다.
또한, 이 전극 및 배선 형성과 동시에, 원하는 수의 인버터 회로를 접속하는 접속선을 형성하여 접속한다.
이와 같이, 영상 표시 장치의 TFT를 형성하는데 있어서는, 각 공정에서 패턴 마스크를 이용해야한다.
예를 들면, 영상 신호의 샘플링 타이밍을 조정하기 위해서는, 인버터 회로의 수를 변경함으로써 가능하지만, 그 변경하는데 있어서는 여러 개의 인버터 회로를 형성하기 위한 패턴 마스크를 준비해 둘 필요가 있다. 그런데, 본 발명과 같이 사전에 상호 전기적으로 독립된 복수의 인버터 회로를 제작하기 위한 패턴을 묘화한 각 공정의 패턴 마스크에 의해 복수의 인버터 회로를 형성해 둠으로써, 지연 시간 조정을 위한 인버터 회로의 수를 변경하기 위해서는 각 인버터 회로를 접속하기 위한 접속선 패턴을 묘화한 패턴 마스크를, 원하는 인버터 회로를 접속하는 경우 그 수만 준비해 두면 된다. 즉, 사전에 복수의 인버터 회로를 제작해 두고 이들을 필요에 따라 접속하기 위한 패턴 마스크를 준비해 두면, 접속선 패턴 형성보다 앞 공정에서 필요한 패턴 마스크를 준비할 필요는 없다.
이렇게 함으로써 형성된 인버터 회로를 필요에 따라 그 수를 선택하여 그것을 접속시키는 경우에 대하여 설명한다.
도 5에 나타내는 두개의 인버터 회로에서, 도 5의 (a)에는 도 4 중 A-A 선에 따른 인버터 회로의 어느 것도 접속되어 있지 않은 경우를 나타내며, 도 5의 (b)에는 도 4 중 B-B 선에 따른 인버터 회로의 어느 것이 접속되어 있는 경우를 나타내고 있다.
즉, 인버터 회로를 접속하는 경우에는, 소스 및 드레인 전극 및 배선 패턴이 형성된 포토마스크 패턴에, 선택 접속하는 인버터 회로를 접속하는 패턴이 묘화된 마스크를 이용하여 각 n 채널 TFT 및 p 채널 TFT를 접속 배선 패턴으로 접속한다. 그리고, 이 접속을 필요로 하는 인버터 회로의 수 접속함으로써, 원하는 샘플링 타이밍의 지연 제어가 가능해진다.
상술된 바와 같이, 표시 영역 및 주변 영역의 구동 회로의 스위칭 소자를 형성하기 위한 각 패턴을 형성한 포토마스크 패턴에, 상호 전기적으로 독립된 복수의 인버터 회로를 형성하는 마스크 패턴도 묘화해 두고, 표시 영역 및 주변 영역의 구동 회로의 스위칭 소자의 형성과 동시에 상호 전기적으로 독립된 복수의 인버터 회로를 형성한다.
그 후의 스위칭 소자의 전극 및 배선 형성의 마스크 패턴에, 선택하는 인버터 회로를 접속하는 접속선의 패턴도 묘화해 두고, 표시 영역 및 주변 영역의 구동 회로의 형성과 동시에, 인버터 회로를 접속하는 것이다.
이렇게 해서, 외부 클럭 입력부와 시프트 레지스터 사이에, 샘플링 타이밍의 지연 시간에 따라 원하는 수의 인버터 회로를 접속하기 위한 패턴이 형성된 패턴 마스크를 전환하는 것만으로, 인버터 회로를 선택하여 접속하는 것을 용이하게 할 수 있고, 또한 지연 시간을 조정할 수 있으므로 샘플링의 타이밍이 양호하게 됨과 함께 표시의 결함도 없어진다.
상술된 바와 같이 본 발명의 영상 표시 장치에 따르면, 임의의 로트의 영상 표시 장치의 영상 신호의 샘플링의 타이밍이 어긋난 경우에는, 다음 로트의 영상 표시 장치의 제조시에는 타이밍의 지연 시간을 적정한 값이 되도록 인버터 회로의 수, 즉 지연 시간을 선택하고, 그 선택한 인버터 회로를 접속하기 위한 배선 패턴을 갖는 포토마스크 패턴에 의해 접속할 수 있기 때문에, 적정한 타이밍으로 영상 신호의 샘플링을 할 수 있으므로, 충분한 전위로까지 충전할 수 있기 때문에, 양호한 표시를 얻을 수 있게 된다.
또, 상술한 실시예에서는 지연 시간을 증대시키는 경우에 대해 설명했지만, 도 4에서, (b)로부터 (c)로 변경하는 경우, 즉 지연 시간을 감소시키는 경우에 대해서도 인버터를 선택하는 수를 감소시킴에 따라 타이밍의 조정이 가능하다.
또한, 상술한 기판 위에 제조하는 인버터 회로는, 그 인버터 회로를 구성하는 TFT의 사이즈에 따라 지연 시간을 다르게 할 수 있다. 따라서, 하나의 인버터회로로 샘플링의 타이밍을 크게 지연시키는 경우에는, 채널 폭을 크게 한 인버터 회로를 제조하면 되며, 반대로 지연량을 작게 하고 싶은 경우에는 채널 폭을 작게 함으로써 실현할 수 있다.
또한 상술한 실시예에서는 지연 수단으로서 인버터 회로를 이용한 경우에 대해 설명했지만, 본 발명은 그것에 한정되는 것은 아니며, 도 6의 (a)에 도시한 바와 같이 저항과 용량을 접속하여 이들 저항치, 용량치를 조정함으로써 지연 시간을 조정할 수 있다. 또한, 도 6의 (b)에 도시한 바와 같이 인버터 회로를 NAND 게이트 회로로 치환함으로써도 지연 시간을 조정할 수 있다. 또한, 도 6의 (c)에 도시한 바와 같이 NOR 게이트 회로를 이용하여 지연 시간을 조정할 수 있다.
또한, 본 발명에서, 「지연 시간」이란, 샘플링의 타이밍이 지연되는 경우는 물론 빠른 경우도 포함하는 것으로 한다.
본 발명의 영상 표시 장치에 따르면, 비용을 증대시키지 않고 용이하게 샘플링 트랜지스터가 영상 신호를 샘플링하는 타이밍을 적정한 타이밍으로 할 수 있으며, 그에 따라 양호한 표시를 얻을 수 있음과 함께, 적정한 타이밍으로 영상 신호를 샘플링하는 영상 표시 장치를 얻을 수 있다.

Claims (3)

  1. 클럭 신호에 기초하여 영상 신호를 샘플링하여 영상을 표시하는 영상 표시 장치에 있어서,
    외부로부터의 클럭 신호를 표시 장치에 공급하는 외부 클럭 신호 공급부와 샘플링 신호를 생성하는 시프트 레지스터 사이에, 상호 전기적으로 독립되어 구성된 복수의 지연 수단을 구비하고 있으며, 상기 복수의 지연 수단 중, 상기 영상 신호를 샘플링하는 타이밍을 지연시키는 시간에 따른 수의 지연 수단만 접속하는 접속선 패턴을 갖는 패턴 마스크를 이용하여 접속함으로써 상기 지연 시간의 조정을 행하는 것을 특징으로 하는 영상 표시 장치.
  2. 클럭 신호에 기초하여 영상 신호를 샘플링하여 표시 화소 영역에 상기 영상 신호를 공급함으로써 영상을 표시하는 영상 표시 장치에 있어서,
    외부로부터의 클럭 신호를 표시 장치로 공급하는 외부 클럭 공급부와 샘플링 신호를 생성하는 시프트 레지스터 사이에 설치되고 전기적으로 상호 독립되어 구성된 복수의 지연 수단은, 상기 표시 화소 영역 및 상기 표시 화소 영역의 주변 영역의 구동 회로를 구성하는 스위칭 소자와 동시에 동일 기판 위에 형성되어 있고, 상기 영상 신호를 샘플링하는 타이밍의 지연 시간에 따른 수만 선택됨과 함께, 상기 선택된 수의 지연 수단은, 상기 스위칭 소자를 구성하는 전극 또는 배선 형성 시에 이용하는 포토마스크에 묘화된 접속 배선 패턴을 이용하여 상기 전극 또는 배선 형성과 동시에 형성된 접속 배선에 의해 접속되는 것을 특징으로 하는 영상 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 지연 수단은, 인버터 회로인 것을 특징으로 하는 영상 표시 장치.
KR10-2002-0012081A 2001-03-08 2002-03-07 영상 표시 장치 KR100426042B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00065056 2001-03-08
JP2001065056 2001-03-08

Publications (2)

Publication Number Publication Date
KR20020072208A KR20020072208A (ko) 2002-09-14
KR100426042B1 true KR100426042B1 (ko) 2004-04-06

Family

ID=18923778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0012081A KR100426042B1 (ko) 2001-03-08 2002-03-07 영상 표시 장치

Country Status (3)

Country Link
US (1) US6985129B2 (ko)
KR (1) KR100426042B1 (ko)
TW (1) TW562964B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870895B2 (en) * 2002-12-19 2005-03-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and driving method thereof
JP4531343B2 (ja) 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
JP4683833B2 (ja) * 2003-10-31 2011-05-18 株式会社半導体エネルギー研究所 機能回路及びその設計方法
US7679309B2 (en) * 2007-05-03 2010-03-16 Gm Global Technologies Operations, Inc. Method and system for motor control with delay compensation
TWI405178B (zh) 2009-11-05 2013-08-11 Novatek Microelectronics Corp 閘極驅動電路及相關液晶顯示器
KR102230370B1 (ko) 2014-08-06 2021-03-23 엘지디스플레이 주식회사 표시장치
US10283040B2 (en) * 2015-02-03 2019-05-07 Sharp Kabushiki Kaisha Data signal line drive circuit, data signal line drive method and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02309773A (ja) * 1989-05-24 1990-12-25 Sony Corp 液晶ディスプレイ装置
JP2000075848A (ja) * 1998-09-02 2000-03-14 Advanced Display Inc インターフェイス回路及びこれを用いた表示装置
JP2000293132A (ja) * 1999-04-12 2000-10-20 Matsushita Electronics Industry Corp 信号遅延回路
JP2000338937A (ja) * 1999-05-28 2000-12-08 Nec Corp 走査回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618617A (ja) * 1992-07-01 1994-01-28 Dainippon Printing Co Ltd 集積回路クロックド素子動作検証方法
DE69933923T2 (de) * 1998-02-19 2007-09-13 Matsushita Electric Industrial Co., Ltd., Kadoma Videosignalprozessor
JP3144395B2 (ja) * 1998-10-07 2001-03-12 日本電気株式会社 ディレイ回路
JP3585749B2 (ja) * 1998-11-20 2004-11-04 シャープ株式会社 半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュール
JP3535067B2 (ja) * 2000-03-16 2004-06-07 シャープ株式会社 液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02309773A (ja) * 1989-05-24 1990-12-25 Sony Corp 液晶ディスプレイ装置
JP2000075848A (ja) * 1998-09-02 2000-03-14 Advanced Display Inc インターフェイス回路及びこれを用いた表示装置
JP2000293132A (ja) * 1999-04-12 2000-10-20 Matsushita Electronics Industry Corp 信号遅延回路
JP2000338937A (ja) * 1999-05-28 2000-12-08 Nec Corp 走査回路

Also Published As

Publication number Publication date
TW562964B (en) 2003-11-21
US6985129B2 (en) 2006-01-10
KR20020072208A (ko) 2002-09-14
US20020154110A1 (en) 2002-10-24

Similar Documents

Publication Publication Date Title
US7034797B2 (en) Drive circuit, electro-optical device and driving method thereof
US6845140B2 (en) Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR101018755B1 (ko) 액정 표시 장치
US7193602B2 (en) Driver circuit, electro-optical device, and driving method
US8035596B2 (en) Liquid crystal display device
US7838886B2 (en) Thin film transistor array panel
JP2006106745A (ja) 液晶表示装置及びその駆動方法
JP2005309438A (ja) 液晶表示装置
US5648792A (en) Liquid crystal display device having a thin film
US7151523B2 (en) Bi-directional shift register and display device using same
KR100628937B1 (ko) 능동 매트릭스 액정 디스플레이 장치
CN100373244C (zh) 液晶显示装置及其制造方法
US7830351B2 (en) LCD gate driver circuitry having adjustable current driving capacity
US20060125743A1 (en) LCD panel driving device and conductive pattern on LCD panel therefore
KR100426042B1 (ko) 영상 표시 장치
KR101432827B1 (ko) 액정표시장치
JP4259803B2 (ja) 表示装置
KR20070041878A (ko) 액정표시장치
KR100840329B1 (ko) 액정 표시 장치
US6683593B2 (en) Liquid crystal display
KR20030077466A (ko) 표시장치, 구동방법 및 프로젝터 장치
JP3433022B2 (ja) 液晶表示装置
JP3433023B2 (ja) 液晶表示装置
US8976167B2 (en) Driving circuit and driving controller capable of adjusting internal impedance
JPH1074061A (ja) タイミング調整回路及び液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170224

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 17