KR100407042B1 - 칩커버 - Google Patents

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요제프 키르쉬바우어
크리스틀 니델레
페터 슈탐프카
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Abstract

전기, 전자, 광전자 또는 전기 기계 칩 부품을 전체 또는 부분적으로 커버링하기 위한 칩 커버가 개시된다. 상기 칩 커버는, 활성화된 상태에서 전기, 전자, 광전자 또는 전기 기계 칩 부품을 전체 또는 부분적으로 파괴할 수 있고, 상기 칩에서 상기 칩 커버를 제거하려는 시도에 의해 활성화될 수 있는 활성체가 제공된다는 점에서 구별된다. 이러한 방법으로, 칩에 대한 역 처리 또는 조작이 신뢰성 있게 방지되는 것이 가능해진다.

Description

칩 커버{CHIP COVER}
이러한 타입의 칩 커버는 칩의 커버링된 영역을 기계적 힘 및 주변 조건으로 인한 손상으로부터 보호한다.
스마트 카드 등과 같은 칩 카드상에 제공된 칩에 있어서, 지금까지 칩 커버는 예를 들어 화학적 방법(예를 들면, HNO3을 사용하여)에 의해 제거 가능하기 때문에 정확한 칩 회로 분석 및 칩 회로의 조작은 비교적 쉽게 수행될 수 있다.
이러한 것은 오용의 가능성을 유발하기 때문에, 이러한 분석 또는 칩 회로의 조작을 수행하는 가능성은 바람직하지 않다.
이러한 예로서, 유료의 텔레비젼 섹터에서 사용할 수 있는 칩 카드 또는 스마트 카드가 언급될 수 있다. 헤커가 특별한 텔레비젼 채널로 액세스할 수 있는 칩 회로를 회로 내의 개별적인 소자의 위치 및 기능 또는 상호 연결에 관하여 분석하는 데 성공하고 적합한 점퍼링 등에 의해 그들을 조작할 수 있는 능력을 쌓는 데 성공하였다면, 이에 따라 그는 무료의 서비스에 대한 사용할 수 있게 된다.
조작의 이같은 가능성은 유료의 텔레비젼 섹터뿐만 아니라 액세스 제어를 위하여 사용되는 칩의 모든 타입에 있어서도 중요하며, 오용에 대한 무한한 가능성을 개방하게 되며, 이것은 금전적인 손실뿐만 아니라 고려할 만한 기밀 보호 위험을 유발시킨다.
본 발명은 전기, 전자, 광전자 또는 전기 기계 칩 부품을 전체 또는 부분적으로 보호하기 위한 칩 커버에 관한 것이다.
도 1은 하나의 칩 위에 다른 칩이 설비된 두 개의 칩을 도시한다.
따라서 본 발명의 목적은 칩의 역 설계 또는 조작이 신뢰성 있게 방지될 수 있는 방식으로 청구항 1의 전제부에 따르는 칩 커버를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 1의 전제부에서 청구된 특징에 의해 달성된다.
이에 따라, 활성화된 상태에서, 전기, 전자, 광전자 또는 전기 기계 칩 부품을 완전히 또는 부분적으로 파괴할 수 있고, 칩으로부터 칩 커버를 제거하려는 시도에 의해 활성화 될 수 있는 활성체가 제공된다.
이에 따라, 칩 커버의 제거와 동시에 기밀 보호와 관련된 칩 영역의 파괴가 가능하게 된다.
칩의 역 설계 및 조작은 신뢰성 있게 방지될 수 있다.
본 발명에 관한 유용한 개선은 종속항의 주요 문제를 구성한다.
본 발명은 도면을 참조한 상세한 실시예를 사용하여 보다 상세하게 설명된다.
도 1은 하나의 칩 위에 다른 칩이 설비된 두 개의 칩을 도시하며, 칩의 기밀 보호와 관련된 영역은 본 발명에 관한 실질적인 실시예에 따른 칩 커버에 의해 커버링된다. 구획이 표시되었을 지라도, 음영은 명료함을 위해 제거된다.
도 1에서, 부호 1은 제어기의 형태로 케이싱 되지 않은 제 1 칩을 나타낸다. 예로서, ROM, PROM, EEPROM 및 RAM을 갖는 지멘스 모듈 SLE 44C20은 제어기로서 사용될 수 있다.
제 1 칩은 접착층(2)에 의해 시스템 지지체(3) 상에 고착된다.
상기 시스템 지지체(3)는 예를 들어 칩 카드 또는 스마트 카드를 생산하기 위한 플라스틱 카드일 수 있고, 또한 플렉서블 PCB(Printed Circuit Board) 또는 소위 리드 프레임일 수도 있다.
알루미늄의 상호 접속(4)은 도면상의 제 1 칩의 상부 표면인 표면 상에 놓여있다.
상호 접속(4)은 실리콘 나이트라이드(Si3N4) 층(5)으로 구성된 형태로 제 1 칩 커버 층에 의해 커버링된다. 이러한 층(5)의 목적은 주변 조건으로 인한 손상 특히 습기 및 수분으로 인한 손상으로부터 칩을 보호하는 것이다.
Si3N4층(5)의 상부에 제 2 칩 커버 층이 폴리이미드 층(6)의 형태로 제공된다. 상기 폴리이미드 층(6)은 아래에 놓인 칩 구조를 기계적인 손상으로부터 보호한다.
노출된 알루미늄 접촉 점(7)(Al 패드)이 위치한 오목부가 상기 칩 커버 층(5 및 6) 상에 제공된다.
제 1 칩 상측에, 제 2의 케이싱되지 않은 칩(8)이 ASIC (Application Specific Integrated Circuit) 모듈의 형태로 제공된다.
상기 제 2 칩(8)은 이미 상술한 폴리이미드 층(6) 상의 접착층(9)에 의해 본딩된다.
유사하게 상기 제 2 칩은 도면의 상측 측부에 위치한 칩의 측부상에 있는 알루미늄 접촉점(7)을 포함한다.
상기 제 1 칩의 접촉점과 제 2 칩의 접촉점은 서로 본딩 와이어(10)에 의해 연결된다.
상술한 전체 장치는 제 3 칩 커버 층으로 소위 글로브 탑(11)(globe top) 형태로 둘러싸이며, 상기 층의 목적은 주변 조건과 기계적 손상으로부터 장치를 보호하기 위한 것이다. 제시된 경우에 있어서, 글로브 탑(11)은 에폭시 수지로 구성된다.
상술되고 도 1에 도시된 상기 장치는 스마트 카드 등과 같은 칩 카드의 일부이다.
일반적으로, 제 1 내지 제 3의 칩 커버 층(5,6 및 11)과 접착층(2, 9)은 화학적으로 제거될 수 있는 물질로 구성된다. 예를 들어 증기 HNO3이 이것에 적합하며, 이것은 그것이 칩 커버를 손상시키더라도, 그것은 알루미늄으로 구성된 상호접속(4)과 접촉점(7)을 파괴하지 않기 때문이다.
칩의 기밀과 관련된 영역에 대한 역 설계 또는 조작의 가능성을 제공하는 것으로부터 이러한 것을 보호하기 위하여, 칩 커버 내의 활성체는 이러한 영역의 상에 제공된다.
스마트 카드 등과 같은 칩 카드의 경우, 하나의 상부에 다른 하나가 배열된 칩을 사용하여 역 설계 또는 조작으로부터 보호되는 안전 관련 영역은 일반적으로 아래에 놓인 제어기 칩(1)이다. 또한 이러한 영역은 제시된 실질적인 실시예의 안정도와 관련된 영역일 수도 있다.
제시된 실시예에서, 활성체는 화학적으로 칩 커버를 용해시키는 에천트 등과 같은 용매 형태의 물질과 접하게 될 때, 즉 예를 들어 증기 HNO3과 접할 때 활성화되는 물질이다. 활성화시, 환원 작용을 가지는 물질이 방출되며, 상기 물질은 예를 들어 상호 접속(4)과 같은 알루미늄으로 구성된 이러한 칩 구조를 파괴시키고, 그에 의해 기밀 보호와 관련된 영역에 대한 역 설계 또는 조작을 불가능하게 한다.
비활성화된 상태에서, 활성체는 칩을 손상시키지 않는다.
제시된 예시적인 실시예에서, 활성체의 활성화 이후에 칩 구조의 파괴는 화학적 환원에 의해 이러한 구조물을 용해시킴으로써 발생한다.
제시된 예시적인 실시예에서, 활성체는 RCl2에 의해 형성된다. HNO3과 접할 때, 아래의 반응식에 따라 자유기가 형성되며, 그들의 환원하는 성질의 결과로서, 이러한 자유기는 칩 커버 아래에 위치한 알루미늄 구조물을 파괴한다.
HNO3+ RCl2→ 2Cl-+ ……
HNO3와 접할 때, 산화물질을 방출시키는 활성체의 사용은 바람직한 결과를 가져오지 않는데, 그 이유는 산화물질은 알루미늄 구조물이 산화물층으로 코팅될 때 까지만 영향을 주는데, 산화물층은 알루미늄 구조물 자체-보호 기능을 제공하여, 알루미늄 구조물을 전혀 파괴시키지 않기 때문이다.
도 1에서 부호 12로 나타내어진 활성체는 윈도우 형태의 갭 또는 오목부 내의 기밀 보호 감지 영역 상부에 제공되며, 상기 영역은 Si3N4층(5) 또는 폴리이미드 층(6)내에서 이것의 끝까지 노출된다. 스마트 카드와 같은 칩 카드가 제조될 때, 상기 활성체는 칩 커버에 의한 이러한 갭 또는 오목부내에 봉입된다.
이것에 대한 대안으로, 활성체는 또한 폴리이미드 매트릭스에 통합될 수 있다.
비활성화 상태에서는 활성체가 적합한 시기에 파괴되는 알루미늄 구조물과 접촉되는 것이 요구되지는 않는다. 활성체의 위치는 다양한 요구 또는 각 칩에 적합하도록 만들어져야 한다.
활성체의 타입은 칩 커버를 용해하기 위하여 사용되는 화학적 물질에 매칭되도록 바람직하게 만들져서, 어떤 용매가 상기 활성체에 접할 때, 활성체의 바람직한 활성화는 신뢰성 있게 초기화된다.
그러나, 이에 의하여 칩의 분석 또는 조작이 방지되는 한, 상기 활성화의 효과는 바람직한 방법으로 선택된다. 그것에 대하여 화학적 환원에 의한 상술한 알루미늄 구조물의 파괴 대신에, 예를 들어 열 에너지 등을 제공하므로써 칩을 파괴시키는 준비가 될 수 있다.
요구에 따라 각각 상이한 용매와 반응하는 복수개의 상이한 활성체가 준비되므로, 최고의 다양화된 타입의 용매가 적어도 한 개의 활성체를 각기 활성화시킨다.
요구에 따라 활성체를 활성화시킬 수 있는 다른 물질이 칩 커버내에 활성체에 부가적으로 활성체와 동일한 방법으로, 상기 활성체와는 분리되어 제공될 수 있다. 따라서 칩 커버가 제거될 때, 활성체 및 요구에 따라 활성체를 활성화시키는 물질 모두 방출되기 때문에, 상기 활성체 물질은 요구된 용매제와는 별도로 선택될 수 있다.
마지막에 언급한 가능성은, 비화학적 수단을 사용함에 의해 이러한 구조가 액세스 가능하도록 하는 시도가 있을 때, 기밀 보장과 관련된 칩 구조의 파괴가 발생한다는 장점을 제공한다.
칩 커버를 제거하므로써, 이러한 것이 액세스 가능하게 되는 시도가 존재하면, 칩 커버내의 상술한 활성체의 제공은 기밀 보장과 관련된 칩의 영역이 자동적으로 파괴되는 것을 가능케 한다.
이러한 경우에 파괴되는 구조가 극도로 작은 넓이를 갖는다는 것을 고려하면, 위치 설정과 상응하여 제공되어야 하는 활성체의 양은 유사하게 극도로 소량이다.
칩의 역 설계 또는 조작에 반하는 기밀 보장을 증가시키기 위한 추가의 방법은, 최소의 기밀 보장과 관련된 칩, 즉 제시된 실시예에서는 ASIC 칩(2)을 다른 칩의 기밀 보장과 관련된 영역 상부에 정확하게, 다시 말하면, 제시된 실시예에서는 제어기 칩(1)의 최고의 기밀 보장과 관련된 영역의 상부에 정확하게 배열하는 것으로 구성된다. 광학적 액세스 가능성의 결여 때문에, 칩이 커버가 제거되지 않고 분석 또는 조작 될 수 있는 가능성 또한 이에 의해 배제된다.
상술한 예시적인 실시예는, 칩과 와이어 연결 기술을 사용한 소위 플렉서블 구조물 상의 칩 온 칩에 관련된다. 본 발명은 이러한 구조에만 국한되지 않고, 단일 칩의 경우 및 바람직한 방법으로 연결되어 중재적으로 배열된 복수개의 칩의 경우에서도 사용될 수 있다는 것이 명백하다.
더욱이 상기 설명에 따라 사용된 물질의 한정은 존재하지 않는다. 대체 물질이 상기 물질 대신에 그들의 기능을 충족시킨다면 이러한 물질은 어떤 다른 바람직한 물질로 대체될 수 있다.
상술한 본 발명에 따른 칩 커버 설계에 의하여, 칩의 역 설계 및 조작은 장치의 설계와는 아주 관계없이 신뢰성 있고 쉽게 방지된다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (13)

  1. 전기, 전자, 광전자 또는 전기 기계 칩 부품을 전체 또는 부분적으로 커버링하기 위한 칩 커버에 있어서,
    상기 칩으로부터 상기 칩 커버를 제거하려는 시도에 의해 활성화될 수 있는 활성체가 제공되며, 상기 활성체는 활성화될 때, 상기 전기, 전자, 광전자 또는 전기 기계 칩 부품을 전체 또는 부분적으로 파괴할 수 있는 환원 작용을 갖는 물질을 방출시키며, 상기 활성체는 RCl2이며, 상기 RCl2는 활성화될 때, 자유기가 형성되는 것을 특징으로 하는 칩 커버.
  2. 제 1 항에 있어서, 칩 카드 또는 스마트 카드상에 제공된 케이싱되지 않은 칩은 상기 커버에 의해 커버링될 수 있는 것을 특징으로 하는 칩 커버.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 칩은 제어기 모듈 또는 ASIC 모듈인 것을 특징으로 하는 칩 커버.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 활성체는 상기 칩 커버에 제공된 오목부내에 제공되는 것을 특징으로 하는 칩 커버.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 활성체는 커버 물질 매트릭스 내에 통합되는 것을 특징으로 하는 칩 커버.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 전기 전자, 광전자 또는 전기 기계 칩 부품은 상기 환원 작용을 갖는 물질에 의해 파괴되는 것을 특징으로 하는 칩 커버.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 전기, 전자, 광전자 또는 전기 기계 칩 부품은 알루미늄 구조물인 것을 특징으로 하는 칩 커버.
  8. 제 1 항 또한 제 2 항에 있어서, 상기 자유기는 환원 작용을 갖는 물질인 것을 특징으로 하는 칩 커버.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 활성체는 상기 칩 커버를 용해시키는 용매에 의해 활성화되는 것을 특징으로 하는 칩 커버.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 활성체는 상기 칩 커버 내에 저장된 활성 작용제에 의해 활성화되는 것을 특징으로 하는 칩 커버.
  11. 제 1 항 또는 제 2 항에 있어서, 제 2 칩이 상기 칩의 기밀 보호와 관련된 영역 상부에 배열되는 것을 특징으로 하는 칩 커버.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 칩 커버 내의 상기 활성체는 상기 칩의 기밀 보호와 관련된 영역의 상부에 제공되는 것을 특징으로 하는 칩 커버.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 칩 커버는 다수 개의 층으로 구성되는 것을 특징으로 하는 칩 커버.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19841498C2 (de) 1998-09-10 2002-02-21 Beru Ag Verfahren zum Herstellen eines Elektronikbauelementes, insbesondere eines Hallsensors
DE19957120A1 (de) * 1999-11-26 2001-05-31 Infineon Technologies Ag Vertikal integrierte Schaltungsanordnung und Verfahren zum Betreiben einer vertikal integrierten Schaltungsanordnung
DE10105987A1 (de) 2001-02-09 2002-08-29 Infineon Technologies Ag Datenverarbeitungsvorrichtung
DE10131014C1 (de) * 2001-06-27 2002-09-05 Infineon Technologies Ag Gegen Analyse geschütztes Halbleiterbauelement und zugehöriges Herstellungsverfahren
FR2872610B1 (fr) * 2004-07-02 2007-06-08 Commissariat Energie Atomique Dispositif de securisation de composants
JP5194932B2 (ja) * 2008-03-26 2013-05-08 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510433A2 (en) * 1991-04-26 1992-10-28 Hughes Aircraft Company Secure circuit structure
US5233563A (en) * 1992-01-13 1993-08-03 Ncr Corporation Memory security device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3725671A (en) * 1970-11-02 1973-04-03 Us Navy Pyrotechnic eradication of microcircuits
DE3602960C1 (de) * 1986-01-31 1987-02-19 Philips Patentverwaltung Dickschicht-Schaltungsanordnung mit einer keramischen Substratplatte
EP0494913A4 (en) * 1989-10-03 1993-01-20 University Of Technology, Sydney Electro-active cradle circuits for the detection of access or penetration
JPH0521655A (ja) * 1990-11-28 1993-01-29 Mitsubishi Electric Corp 半導体装置および半導体装置用パツケージ
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
US5399441A (en) * 1994-04-12 1995-03-21 Dow Corning Corporation Method of applying opaque coatings

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510433A2 (en) * 1991-04-26 1992-10-28 Hughes Aircraft Company Secure circuit structure
US5233563A (en) * 1992-01-13 1993-08-03 Ncr Corporation Memory security device

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Publication number Publication date
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RU2164720C2 (ru) 2001-03-27
DE19515188C2 (de) 1998-02-19
CN1135616C (zh) 2004-01-21
KR19990008167A (ko) 1999-01-25
WO1996034409A1 (de) 1996-10-31
CN1182499A (zh) 1998-05-20

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