KR100405948B1 - Semiconductor chip package and manufacturing method thereof - Google Patents
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Abstract
본 발명의 반도체 칩 패키지 및 그의 제조방법은 별도의 리드 프레임 대신에 전도성 지지판재를 스티프너의 역할로 사용하고, 접속단자가 반도체 칩 패키지의 몸체 저면에 구비되는 칩 스케일 패키지의 구조를 가지며, 제조공정의 단순화 및 박막화를 이룰 수 있으며, 저렴하게 제조한다.The semiconductor chip package of the present invention and its manufacturing method uses a conductive support plate as a stiffener instead of a separate lead frame, and has a structure of a chip scale package in which connection terminals are provided on the bottom of the body of the semiconductor chip package. Simplification and thinning can be achieved and manufactured at low cost.
전도성 지지판재에 절연 수지층을 형성하고 접속단자를 형성할 부위의 절연 수지층을 제거하고 제거한 절연 수지층에 의해 노출되는 전도성 지지판재의 상부에 에칭 제거되는 용해용 금속막을 형성한 후 그 용해용 금속막의 상부에, 에칭 용액 내성의 도금층, 중간층 및 와이어 본딩용 도금층으로 이루어지는 접속단자를 형성하며, 상기 절연 수지층에 반도체 칩의 비활성면을 접착하여 고정하고 그 반도체 칩의 전극단자와 접속단자를 와이어 본딩하여 본딩 와이어로 연결한 후 절연 수지층, 반도체 칩, 접속단자 및 본딩 와이어를 포함하도록 밀봉 수지로 밀봉하여 패키지 몸체를 형성하고, 전도성 지지판재 및 용해용 금속막을 에칭하여 제거한다.After forming an insulating resin layer on the conductive support plate material and removing the insulating resin layer at the site where the connection terminal is to be formed, a metal film for dissolving that is etched and removed is formed on top of the conductive support plate material exposed by the removed insulating resin layer. On the upper part of the metal film, a connection terminal consisting of an etching solution resistant plating layer, an intermediate layer, and a wire bonding plating layer is formed. An inactive surface of the semiconductor chip is adhered to and fixed to the insulating resin layer, and the electrode terminal and the connection terminal of the semiconductor chip are fixed. After wire bonding and bonding with a bonding wire, the package body is formed by sealing with a sealing resin to include an insulating resin layer, a semiconductor chip, a connection terminal, and a bonding wire, and the conductive support plate and the metal film for dissolution are etched and removed.
Description
본 발명은 반도체 칩 패키지 및 그의 제조방법에 관한 것이다. 보다 상세하게는 별도의 리드 프레임 대신에 전도성 지지판재가 스티프너(stiffener)의 역할을 하고, 접속단자가 반도체 칩 패키지의 몸체 저면이 구비되는 칩 스케일 패키지(chip scale package)의 구조를 가지며, 제조공정의 단순화 및 박막화를 이룰 수 있으며, 저렴하게 제조할 수 있는 반도체 칩 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor chip package and a method of manufacturing the same. More specifically, instead of a separate lead frame, the conductive support plate serves as a stiffener, and the connection terminal has a structure of a chip scale package having a bottom of a body of a semiconductor chip package. The present invention relates to a semiconductor chip package and a method of manufacturing the same, which can achieve the simplification and thinning of the film, and can be manufactured at low cost.
편리함과 간편함을 추구하는 인간의 요구는 현대 사회를 자동화의 시대, 전자의 시대 및 정보의 시대로 만들었으며, 새로운 전자기기와 정보기기들의 개발을 유도하고 있다. 슈퍼컴퓨터나 인공위성 등을 비롯하여 산업현장에서 이용되는 기기들 뿐만 아니라 개인용 컴퓨터나 휴대전화 및 이동정보단말기 등과 같이 일상에 널리 사용되는 주변기기들에 이르기까지 수많은 첨단 기기들이 이러한 흐름의 결과물들이다. 또한 더 작고, 더 얇으며, 더 빠른 속도로 동작하는 기기들의 개발은 새로운 기기들의 개발 못지 않게 현대 산업사회의 화두가 되고 있다.Human demand for convenience and simplicity has made modern society the era of automation, the era of electronics, and the era of information, leading to the development of new electronics and information devices. A number of advanced devices are the result of this trend, from supercomputers and satellites to devices used in industrial sites, as well as peripheral devices widely used in everyday life, such as personal computers, mobile phones and mobile information terminals. In addition, the development of smaller, thinner, and faster devices is becoming a topic of modern industrial society as well as the development of new devices.
특히 전자기기 및 정보기기들은 고기능화, 고속화 및 소형화가 요구되고 있는 반면에 이들 전자기기 및 정보기기의 고기능화 및 고속화에 따라 각종 반도체칩의 크기가 증대되고, 입력/출력 핀의 수가 증대되는 다핀화가 되고 있는 실정이다. 또한, 전자기기 및 정보기기는 사용자가 간편하게 휴대 및 사용할 수 있도록 하기 위하여 소형화 및 경량화 추세에 있으므로 상기 반도체 칩을 패키지한 반도체 칩 패키지의 경박 단소화에 대한 요구가 급속히 확대되고 있다.In particular, electronic devices and information devices are required to be highly functional, high speed, and miniaturized, while the high functionality and speed of these electronic devices and information devices increases the size of various semiconductor chips and increases the number of input / output pins. There is a situation. In addition, since electronic devices and information devices are in a trend of miniaturization and light weight in order to be easily carried and used by users, the demand for light and short reduction of the semiconductor chip package in which the semiconductor chip is packaged is rapidly expanding.
반도체 칩 패키지의 기술에 있어서 패키지의 주목적은 반도체 칩을 외부환경으로부터 보호하고 취급하기 용이하도록 하는 것으로써 경박 단소화의 필요가 크지 않던 초기에는 내장되는 반도체 칩보다도 패키지가 커도 무방했으며, 안정성에 있어서도 바람직하다고 생각되었다. 그러나, 소형 박형의 반도체 칩 패키지를 구현함에 있어서 불필요한 부분을 최대한 줄이려는 시도가 끊임없이 진행되고 있다.The main purpose of the package in the technology of the semiconductor chip package is to make it easier to protect and handle the semiconductor chip from the external environment, and the package may be larger than the semiconductor chip embedded in the early stage when the need for light and small reduction was not large. It was considered desirable. However, attempts to minimize unnecessary parts in implementing a small thin semiconductor chip package have been continuously made.
이러한 요구를 만족시킬 수 있는 반도체 칩 패키지로 쿼드 플랫 패키지(Quad Flat Package : QFP)가 사용되기 시작하였다. 또한 쿼드 플랫 패키지의 두께를 줄인 박형의 쿼드 플랫 패키지(Thin Quad Flat Package : TQFP)도 사용되기 시작하였다.Quad flat packages (QFPs) have been used as semiconductor chip packages that can satisfy these requirements. Thin Quad Flat Packages (TQFPs), which have reduced the thickness of quad flat packages, are also being used.
쿼드 플랫 패키지의 다핀화가 진행됨에 따라 핀 피치(pin pitch)는 점차 축소되고 있다. 현재 핀 피치(pin pitch)가 0.5mm인 반도체 칩 패키지는 상용화되었고, 핀 피치가 0.4mm인 반도체 칩 패키지도 이미 개발된 상태에 있다. 그러나 상기 핀 피치가 0.4mm 이하인 반도체 칩 패키지의 경우에는 제조공정 중에 발생하는 여러 가지의 문제점 즉, 미세한 핀 피치의 반도체 칩 패키지를 실장할 모 기판(mother board)의 가격이 고가이고, 반도체 칩 패키지의 운반이나 핸들링(handling) 과정 중에서 외부 충격으로부터 핀이 손상되기 쉬운 문제점들이아직 해결되지 않고 있는 실정이다.As the pin flattening of the quad flat package proceeds, the pin pitch is gradually decreasing. At present, a semiconductor chip package having a pin pitch of 0.5 mm has been commercialized, and a semiconductor chip package having a pin pitch of 0.4 mm has already been developed. However, in the case of the semiconductor chip package having a pin pitch of 0.4 mm or less, various problems occurring during the manufacturing process, that is, the price of a mother board on which a semiconductor chip package having a fine pin pitch is mounted is expensive, and the semiconductor chip package The problem that pins are easily damaged from external shocks during transportation or handling has not been solved yet.
이러한 가운데 외부의 충격에 견고하고 다핀화가 가능하게 하는 반도체 칩 패키지로 볼 그리드 어레이(ball grid array) 패키지가 개발되었다. 상기 볼 그리드 어레이 패키지는 기존의 리드프레임을 대신하여 인쇄회로기판을 사용함으로써 반도체 조립공정에 있어서 트리밍/포밍(trimming/forming)과 도금(plating) 공정을 볼 재하(ball placement) 공정으로 대체할 수 있다.Among these, a ball grid array package has been developed as a semiconductor chip package that is robust to external shocks and enables multi-pinning. The ball grid array package replaces trimming / forming and plating in a ball placement process by using a printed circuit board instead of a conventional lead frame. have.
그러나 볼 그리드 어레이 패키지는 제품의 신뢰성이 취약하고 제품의 휨(warpage) 불량이나 솔더 볼(solder ball)의 평탄도(coplanarity) 불량 등으로 인하여 실장에 다소 어려움을 갖고 있다.However, the ball grid array package has some difficulties in mounting due to the poor reliability of the product and the poor warpage of the product or the poor coplanarity of the solder ball.
최근에는 반도체 칩의 크기에 준하는 정도로 경박 단소화되고 인쇄회로기판의 실장면적을 최소로 할 수 있는 칩 스케일 패키지(chip scale package)가 개발 및 사용되고 있다. 칩 스케일 패키지로는 마이크로 볼 그리드 어레이(micro ball grid array) 패키지가 알려져 있다.In recent years, chip scale packages have been developed and used that are thin and small and can minimize the mounting area of a printed circuit board to a size equivalent to that of a semiconductor chip. Chip scale packages are known as micro ball grid array packages.
상기 마이크로 볼 그리드 어레이 패키지의 제조공정을 간단히 살펴보면, 먼저 폴리이미드 재질의 절연성 테이프 상에 도전성 패턴들이 형성되고 그 위에 완충접착제(elastomer)가 놓여진 기판을 준비한다. 이어서, 반도체 칩의 상부면을 기판의 완충접착제에 접착하고 리드용 도전성 패턴들의 일측을 펀처 등에 의해 기판으로부터 절단시키면서 반도체 칩의 본딩 패드들에 각각 본딩한다. 그런 다음, 반도체 칩과 기판 사이의 본딩 영역을 외부 환경으로부터 보호하기 위해 봉지체에 의해 봉지(encapsulation)한다. 이어서, 솔더 볼을 도전성 패턴들의 패드에 각각 접합하여 마이크로 볼 그리드 어레이를 완성한다. 마지막으로, 마이크로 볼 그리드 어레이의 크기로 상기 기판을 절단하여 마이크로 볼 그리드 어레이 패키지를 개별화시킨다.Briefly looking at the manufacturing process of the micro ball grid array package, first, a conductive pattern is formed on an insulating tape made of polyimide, and a substrate on which an elastomer is placed is prepared. Subsequently, the upper surface of the semiconductor chip is bonded to the buffer adhesive of the substrate, and one side of the conductive patterns for leads are bonded to the bonding pads of the semiconductor chip while cutting one side from the substrate by a puncher or the like. Then, the bonding area between the semiconductor chip and the substrate is encapsulated by an encapsulant to protect it from the external environment. The solder balls are then bonded to the pads of conductive patterns, respectively, to complete the micro ball grid array. Finally, the substrate is cut to the size of the micro ball grid array to individualize the micro ball grid array package.
그러나 상기 마이크로 칩 스케일 패키지의 경우에는 제조 공정이 단순한 반면에 전형적인 반도체 칩 패키지의 원자재 및 부자재와 상이한 폴리이미드 및 스티프너 등의 원자재 및 부자재를 사용하므로 제조원가가 높았다.However, in the case of the microchip scale package, the manufacturing process is simple, but the manufacturing cost is high because raw materials and submaterials, such as polyimide and stiffener, which are different from those of a typical semiconductor chip package are used.
최근에는 칩 스케일 패키지로 일본 후지쓰(Fujitsu)사의 범프 칩 캐리어(bump chip carrier: BCC) 패키지가 알려져 있다. 상기 BCC 패키지는 종래의 리드 프레임의 원판을 사용하고, 사진, 에칭 등의 방법을 이용하여 접속단자를 반도체 칩의 인접 위치에 형성하며, 패키지 몸체를 형성한 후 마지막으로 사용되었던 리드 프레임을 모두 에칭함으로써 반도체 칩 패키지의 크기를 칩 스케일 패키지의 수준으로 줄인 것이다.Recently, a bump chip carrier (BCC) package of Fujitsu, Japan, is known as a chip scale package. The BCC package uses a disc of a conventional lead frame, forms a connection terminal in an adjacent position of the semiconductor chip by using a method such as a photo or etching, and etches all the lead frames that were used last after the package body was formed. This reduces the size of the semiconductor chip package to the level of the chip scale package.
도 1 내지 도 4는 BCC 리드 프레임을 이용하는 종래의 반도체 칩 패키지의 제조과정을 보인 도면들이며, 그 중에서 도 1a 내지 도 1f는 리드 프레임에 소정의 패턴을 형성하는 과정들을 보여주는 도면들이다.1 to 4 illustrate a manufacturing process of a conventional semiconductor chip package using a BCC lead frame, and FIGS. 1A to 1F illustrate processes of forming a predetermined pattern on the lead frame.
도 1a에 도시된 바와 같이 준비된 리드 프레임 원판(10)의 상면에 도 1b에 도시된 바와 같이 사진 공정(photo lithography)을 위해 포토 레지스트를 도포하여 포토 레지스트 층(11; photo resist)을 형성한다.A photoresist layer 11 is formed by applying a photoresist for photo lithography to the upper surface of the lead frame original plate 10 prepared as shown in FIG. 1A.
다음에는 도 1c에 도시된 바와 같이 자외선과 같은 광을 이용한 노광(expose) 및 현상(develop) 작업을 통해 필요한 부위의 포토 레지스트 층(11)만을 남기고 불필요한 나머지 포토 레지스트 층(11)은 모두 제거한다.Next, as shown in FIG. 1C, only the photoresist layer 11 of the necessary part is left through exposure and development using light such as ultraviolet rays, and all remaining unnecessary photoresist layer 11 is removed. .
그리고 도 1d에 도시된 바와 같이 포토 레지스트 층(11)이 제거된 부위 즉, 노출된 리드 프레임 원판(10)을 소정의 깊이만큼 에칭하는 하프 에칭(half etching) 작업을 통해 리드 프레임 원판(10)에 소정의 깊이의 홈(12)을 형성한 후 도 1e에 도시된 바와 같이 홈(12) 내에 금(Au), 백금(Pd), 니켈(Ni) 및 백금(Pd) 등을 순서대로 도금하여 금속막(13)을 형성하고, 도 1f에 도시된 바와 같이 남아있는 포토 레지스트 층(11)을 모두 제거하여 리드 프레임(14)의 패턴 형성을 완성한다.As shown in FIG. 1D, the lead frame master 10 is formed through a half etching process in which the photoresist layer 11 is removed, that is, the exposed lead frame master 10 is etched to a predetermined depth. After the groove 12 having a predetermined depth is formed in the groove 12, gold (Au), platinum (Pd), nickel (Ni), platinum (Pd), and the like are sequentially plated in the groove 12, as shown in FIG. The metal film 13 is formed, and as shown in FIG. 1F, the remaining photoresist layer 11 is removed to complete the pattern formation of the lead frame 14.
이와 같이 패턴이 형성된 리드 프레임(14)의 상면 중앙에는 도 2에 도시된 바와 같이 반도체 칩(15)의 비활성면을 접착제(16)로 부착하여 실장하고, 금속막(13)의 상부에 스터드 범프(17)를 형성한다. 여기서, 스터드 범프(17)는 통상적인 와이어 본딩(wire bonding) 기구(도면에 도시되지 않았음)와 본딩 와이어(bonding wire) 재료를 이용하여 형성하는데, 와이어 본딩 공정에서 와이어를 길게 늘여주기 전에 절단함으로써 철(凸)자 모양을 갖게 된다. 이 때, 와이어를 중간에 절단해 주기 위해서는 별도의 설비가 필요하다.As shown in FIG. 2, the non-active surface of the semiconductor chip 15 is attached to the center of the upper surface of the lead frame 14 having the pattern formed by the adhesive 16, and the stud bump is formed on the upper portion of the metal film 13. (17) is formed. Here, the stud bump 17 is formed using a conventional wire bonding mechanism (not shown) and a bonding wire material, which is cut before extending the wire in the wire bonding process. As a result, it has an iron shape. At this time, in order to cut a wire in the middle, a separate installation is required.
그리고 도 3에 도시된 바와 같이 반도체 칩(15)의 전극단자(15a)와 스터드 범프(16)를 와이어 본딩 작업을 통해 본딩 와이어(18)로 연결하고, 리드 프레임(14)의 상면에 금속막(13)의 바깥쪽으로부터, 본딩 와이어(18) 및 반도체 칩(15)을 포함하도록 밀봉수지로 밀봉하여 패키지 몸체(19)를 형성한다.As shown in FIG. 3, the electrode terminal 15a and the stud bump 16 of the semiconductor chip 15 are connected to the bonding wire 18 through a wire bonding operation, and a metal film is formed on the upper surface of the lead frame 14. From the outside of (13), the package body 19 is formed by sealing with sealing resin so that the bonding wire 18 and the semiconductor chip 15 may be included.
다음에는 도 4에 도시된 바와 같이 리드 프레임(14)을 모두 에칭하여 제거하고, 반도체 칩 패키지(20)를 완성한다. 이때, 리드 프레임(14)을 모두 제거함으로써 외부로 노출되는 금속막(13)은 반도체 패키지(20)의 접속단자 역할을 한다.Next, as shown in FIG. 4, all of the lead frames 14 are etched and removed to complete the semiconductor chip package 20. In this case, the metal film 13 exposed to the outside by removing all the lead frames 14 serves as a connection terminal of the semiconductor package 20.
이러한 종래의 반도체 칩 패키지는 반도체 칩이 패키지 몸체의 하면 쪽으로 부착되어 있으므로 패키지의 몸체를 얇게 할 수 있다. 또한, 접속단자인 금속막을 패키지 몸체의 하면으로 돌출되도록 하여, 반도체 칩 가까이에 형성해 줄 수 있으므로 칩 스케일 패키지수준을 가지는 반도체 칩 패키지를 용이하게 구현할 수 있다.In the conventional semiconductor chip package, since the semiconductor chip is attached toward the lower surface of the package body, the body of the package may be thinned. In addition, since the metal film, which is a connection terminal, may protrude to the lower surface of the package body and may be formed near the semiconductor chip, the semiconductor chip package having the chip scale package level may be easily implemented.
그러나 상기한 종래의 BCC 패키지는 고가의 리드 프레임을 사용하므로 제조 비용이 많이 들고, 또한 리드 프레임의 하프 에칭 공정은 높은 정밀도가 요구되는 등 제조 공정이 복잡하였다.However, since the conventional BCC package uses an expensive lead frame, the manufacturing cost is high, and the half etching process of the lead frame is complicated, such as requiring high precision.
본 발명의 목적은 별도의 리드 프레임을 사용하지 않음은 물론 그 리드 프레임의 하프 에칭 공정 기술을 사용하지 않고, 전도성 지지판재를 스티프너의 역할로 사용하여 접속단자가 반도체 칩 패키지의 몸체 저면에 구비되는 칩 스케일 패키지의 구조를 가지는 반도체 칩 패키지 및 그의 제조방법을 제공하는데 있다.An object of the present invention is not to use a separate lead frame as well as the half-etch process technology of the lead frame, the connection terminal is provided on the bottom of the body of the semiconductor chip package by using a conductive support plate as a stiffener A semiconductor chip package having a structure of a chip scale package and a method of manufacturing the same are provided.
본 발명의 다른 목적은 제조공정의 단순화 및 박막화를 이룰 수 있고, 저렴하게 제조할 수 있는 반도체 칩 패키지 및 그의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor chip package and a method of manufacturing the same, which can simplify the manufacturing process and reduce the thickness, and can be manufactured at low cost.
이러한 목적을 달성하기 위한 본 발명의 반도체 칩 패키지에 따르면, 절연수지층에 복수의 접속단자를 형성할 위치에 노광 및 현상 작업을 통해 통과구멍이 형성되고, 그 절연수지층의 복수의 통과구멍에는 에칭 제거되는 용해용 도금층에 의해 하부에 볼홀이 구비되는 복수의 접속단자가 형성되며, 상기 절연수지층의 상부에는 반도체 칩이 접착 고정되고 복수의 전극단자가 상기 복수의 접속단자와 본딩 와이어로 연결되며, 상기 절연수지층, 반도체 칩, 복수의 접속단자 및 본딩 와이어를 밀봉수지로 밀봉하여 보호하며, 상기 접속단자의 하부에 형성되는 볼홀에는 솔더 볼이 부착되는 것을 특징으로 한다.According to the semiconductor chip package of the present invention for achieving the above object, a through hole is formed at the position where a plurality of connection terminals are to be formed in the insulating resin layer through exposure and development operations, and the plurality of through holes of the insulating resin layer A plurality of connection terminals having ball holes are formed at the lower portion by the plating layer for etching removed. A semiconductor chip is adhesively fixed to the upper portion of the insulating resin layer, and a plurality of electrode terminals are connected to the plurality of connection terminals and bonding wires. The insulating resin layer, the semiconductor chip, the plurality of connection terminals and the bonding wire are sealed and protected by a sealing resin, and a solder ball is attached to a ball hole formed under the connection terminal.
그리고 본 발명의 반도체 칩 패키지의 제조방법에 따르면, 전도성 지지판재에 절연 수지층을 형성하고 접속단자를 형성할 부위의 절연 수지층을 제거하고, 제거한 절연 수지층에 의해 노출되는 전도성 지지판재의 상부에 에칭 가능한 금속으로 용해용 금속막을 형성한 후 용해용 금속막의 상부에 접속단자를 형성하며, 절연 수지층에의 중앙에는 반도체 칩을 접착하여 고정하고 그 반도체 칩의 전극단자와 상기 접속단자를 와이어 본딩하여 본딩 와이어로 연결한 후 절연 수지층, 반도체 칩, 본딩 와이어 및 접속단자를 포함하도록 밀봉 수지로 밀봉하여 패키지 몸체를 형성한 후 상기 전도성 지지판재 및 용해용 금속막을 에칭시켜 제거한다.According to the method for manufacturing a semiconductor chip package of the present invention, an insulating resin layer is formed on the conductive support plate member, an insulating resin layer is removed at a portion to form a connection terminal, and an upper portion of the conductive support plate member is exposed by the removed insulating resin layer. After forming a metal film for dissolving with the metal which can be etched in, the connection terminal is formed in the upper part of the metal film for dissolving. After bonding and connecting with a bonding wire, the sealing body is sealed with a sealing resin to include an insulating resin layer, a semiconductor chip, a bonding wire, and a connecting terminal to form a package body, and then the conductive support plate material and the dissolving metal film are etched and removed.
상기 전도성 지지판재는, 전도성 금속으로 구리, 철, 니켈 또는 이들 중 선택된 2 이상의 금속의 합금이나 스테인리스 스틸을 사용하고, 상기 절연수지는, 폴리이미드 또는 영구적으로 제거되지 않는 퍼머넌트 솔더 레지스트를 사용하며, 상기 용해용 금속막은, 에칭용액에 용해되는 금속으로 도금한 것으로 구리, 철 또는 니켈이나 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성한다.The conductive support plate material uses copper, iron, nickel or an alloy of two or more selected metals or stainless steel as the conductive metal, and the insulating resin uses polyimide or permanent solder resist that is not permanently removed. The dissolving metal film is plated with a metal dissolved in an etching solution, and is formed by plating copper, iron or nickel, or an alloy of two or more metals selected from these.
상기 접속단자는, 에칭용액 내성의 도금층, 중간층 및 와이어 본딩용 도금층이 순차적으로 형성되는 것으로서 산성 에칭용액 내성(耐性)의 도금층은, 산화 내성의 금, 은, 백금 또는 팔라듐이나, 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성하거나 알칼리 에칭용액 내성의 주석, 납, 금, 은, 백금 및 팔라듐이나 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성하고, 중간층은, 철, 니켈, 구리, 주석, 팔라듐 또는 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성하며, 와이어 본딩용 도금층은, 금, 은, 백금 및 팔라듐이나 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성한다.The connecting terminal is formed by sequentially forming an etching solution resistant plating layer, an intermediate layer, and a wire bonding plating layer, and an acid etching solution resistant plating layer is an oxide resistant gold, silver, platinum or palladium, or two selected from these. It is formed by plating an alloy of the above metals or by plating an alloy of tin, lead, gold, silver, platinum, and palladium or alkali metals resistant to alkali etching solution, and the intermediate layer is formed of iron, nickel, copper, or tin. , Palladium or an alloy of two or more metals selected from these, and the plating layer for wire bonding is formed by plating an alloy of gold, silver, platinum and palladium or two or more metals selected from these.
또한 상기 전도성 지지판재 및 용해용 금속막이 에칭되면서 형성되는 볼홀에 도전성 볼을 부착한다.In addition, the conductive ball is attached to the ball hole formed while the conductive support plate material and the metal film for dissolution are etched.
도 1 내지 도 4는 BCC 리드 프레임을 이용하는 종래의 반도체 칩 패키지의 제조과정을 보인 도면들로서,1 to 4 illustrate a manufacturing process of a conventional semiconductor chip package using a BCC lead frame.
도 1a는 리드 프레임 원판을 보인 단면도이고,Figure 1a is a cross-sectional view showing a lead frame disc,
도 1b는 리드 프레임 원판에 포토 레지스트가 도포된 상태를 보인 단면도이며,1B is a cross-sectional view illustrating a state in which photoresist is applied to a lead frame disc;
도 1c는 현상 단계를 통해 포토 레지스트의 일부가 제거된 상태를 보인 단면도이며,Figure 1c is a cross-sectional view showing a part of the photoresist removed through the development step,
도 1d는 리드 프레임 원판을 하프 에칭한 상태를 보인 단면도이며,1D is a cross-sectional view showing a state in which the lead frame original plate is half-etched,
도 1e는 금속막이 도금된 상태를 보인 단면도이며,1E is a cross-sectional view showing a metal plated state;
도 1f는 완성된 리드 프레임의 상태를 보인 단면도이며,Figure 1f is a cross-sectional view showing the state of the completed lead frame,
도 2는 리드 프레임에 반도체 칩이 부착되고 스터드 범프가 형성된 것을 보인 단면도이며,2 is a cross-sectional view showing that a semiconductor chip is attached to a lead frame and stud bumps are formed;
도 3은 패키지 몸체가 밀봉된 상태를 보인 단면도이며,3 is a cross-sectional view showing a sealed state of the package body,
도 4는 완성된 반도체 칩 패키지를 보인 단면도,4 is a cross-sectional view showing a completed semiconductor chip package;
도 5 내지 도 9는 본 발명의 반도체 칩 패키지의 제조과정을 보인 도면으로,5 to 9 are views illustrating a manufacturing process of the semiconductor chip package of the present invention.
도 5a는 전도성 지지판재를 보인 단면도이고,Figure 5a is a cross-sectional view showing a conductive support plate,
도 5b는 전도성 지지판재에 절연수지층이 도포된 상태를 보인 단면도이며,Figure 5b is a cross-sectional view showing a state in which an insulating resin layer is applied to the conductive support plate material,
도 5c는 현상 단계를 거쳐 절연수지층의 일부가 제거된 상태를 보인 단면도이며,5C is a cross-sectional view illustrating a state in which a part of the insulating resin layer is removed through a developing step;
도 5d는 노출된 전도성 지지판재의 부위에 볼 홀을 형성하기 위하여 용해용 금속막이 도금된 상태를 보인 단면도이며,FIG. 5D is a cross-sectional view illustrating a state in which a metal film for melting is plated to form a ball hole in an exposed conductive support plate material,
도 5e는 용해용 금속막의 상부에 접속단자로 에칭용액 내성의 도금층, 중간층 및 와이어 본딩용 도금층이 순차 형성된 상태를 보인 단면도이며,5E is a cross-sectional view showing a state in which a plating solution, an intermediate layer, and a wire bonding plating layer are sequentially formed as a connection terminal on a dissolving metal film;
도 6은 완성된 전도성 지지판재에 반도체 칩이 부착된 상태를 보인 단면도이며,6 is a cross-sectional view showing a state in which a semiconductor chip is attached to the completed conductive support plate,
도 7은 패키지 몸체가 형성된 상태를 보인 단면도이며,7 is a cross-sectional view showing a state in which a package body is formed;
도 8은 전도성 지지판재 및 용해용 금속막을 제거하고 완성된 반도체 칩 패키지를 보인 단면도이며,8 is a cross-sectional view illustrating a completed semiconductor chip package after removing the conductive support plate and the dissolving metal film.
도 9는 완성된 반도체 칩 패키지에 솔더 볼을 부착한 상태를 보인 도면이며,9 is a view showing a state in which a solder ball is attached to the completed semiconductor chip package,
도 10은 본 발명에 따른 접속단자의 다른 실시 예를 보인 도면이다.10 is a view showing another embodiment of a connection terminal according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
50 : 전도성 지지판재 51 : 절연 수지층50: conductive support plate 51: insulating resin layer
52 : 용해용 금속막 53 : 에칭용액 내성의 도금층52: metal film for melting 53: plating layer resistant to etching solution
54 : 중간층 55 : 와이어 본딩용 도금층54: intermediate layer 55: plating layer for wire bonding
56 : 접착제 57 : 반도체 칩56: adhesive 57: semiconductor chip
58 : 본딩 와이어 59 : 패키지 몸체58: bonding wire 59: package body
60 : 볼 홀 61 : 솔더 볼60: ball hole 61: solder ball
이하, 첨부된 도 5 내지 도 10의 도면을 참조하여 본 발명의 반도체 칩 패키지의 제조방법을 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor chip package of the present invention will be described in detail with reference to the accompanying drawings of FIGS. 5 to 10.
도 5a 내지 도 5e는 전도성 지지판재에 소정의 패턴을 형성하는 과정들을 보인 도면이다. 먼저, 도 5a에 도시된 바와 같이 소정의 크기를 가지는 전도성 지지판재(50)를 마련한다. 상기 전도성 지지판재(50)는 후술하는 와이어 본딩시 본딩 패드를 지지하여 본딩 능력을 향상시킬 수 있는 스티프너 역할을 하는 것으로서 산성 및/또는 알칼리성 에칭 용액에서 용해가 가능한 금속 예를 들면 구리, 철, 니켈 또는 이들 중 선택된 2 이상의 금속의 합금이나 스테인리스 스틸 등과 같은 전도성 금속을 사용한다.5A to 5E are views illustrating processes of forming a predetermined pattern on the conductive support plate. First, as shown in FIG. 5A, a conductive support plate 50 having a predetermined size is provided. The conductive support plate 50 serves as a stiffener that can support bonding pads to improve bonding ability when bonding the wires, which will be described later, and can be dissolved in an acid and / or alkaline etching solution, for example, copper, iron, and nickel. Or a conductive metal such as an alloy of two or more selected metals, stainless steel, or the like.
그리고 도 5b에 도시된 바와 같이 상기 전도성 지지판재(50)의 상면 전체에 절연 수지(dielectric resist)를 약 10∼40㎛정도의 두께로 도포하여 절연수지층(51)을 형성한다. 상기 절연수지는 폴리이미드(polyimide) 또는 솔더 레지스트(solder resist)를 사용한다. 상기 솔더 레지스트는 영구적으로 제거되지 않는 퍼머넌트 솔더 레지스트(permanent solder resist) 계열로 포토 프린트(photo print), 스크린 프린팅(screen printing) 또는 포토 솔더 레지스트(photo solder resist)를 사용한다.As shown in FIG. 5B, an insulating resin layer 51 is formed on the entire upper surface of the conductive support plate 50 to have a thickness of about 10 to 40 μm. The insulating resin uses polyimide or solder resist. The solder resist uses photo print, screen printing, or photo solder resist as a permanent solder resist family that is not permanently removed.
다음에는 도 5c에 도시된 바와 같이 접속단자를 형성할 부분의 전도성 지지판재(50)를 노출시키기 위하여 패턴 형성 필름을 절연 수지층(51)의 상부에 밀착시키고, 자외선을 조사한 후 경화가 되지 않은 부분을 탄산나트륨 수용액 등으로 현상한다. 이 때, 도금이 필요 없는 도전성 지지판재(50)의 하부면은 가성소다 알칼리용액 등에서 쉽게 제거가 가능한 감광수지, 템포러리 솔더 레지스트(temporary solder resist) 또는 잉크 등을 도포한다.Next, as shown in FIG. 5C, the pattern forming film is brought into close contact with the upper portion of the insulating resin layer 51 to expose the conductive support plate member 50 at the portion where the connection terminal is to be formed. The part is developed with an aqueous sodium carbonate solution or the like. At this time, the lower surface of the conductive support plate member 50, which does not require plating, is coated with a photosensitive resin, a temporary solder resist, ink, or the like which can be easily removed from a caustic soda alkali solution.
접속단자를 형성할 부분의 전도성 지지판재(50)가 노출되면, 도 5d에 도시된 바와 같이 노출된 전도성 지지판재(50)의 부위에 용해용 금속막(52)을 형성한다. 상기 용해용 금속막(52)은, 제이염화철 용액 등의 에칭용액에 에칭되어 도전성 볼을 부착할 수 있는 금속 예를 들면, 구리, 철 또는 니켈이나 이들 중 선택된 2 이상의 금속의 합금 등을 도금하여 형성하고, 그 높이는 후술하는 도전성 볼(61)을 부착할 수 있는 충분한 깊이의 볼홀(60)이 형성될 수 있는 높이 예를 들면, 약 5∼30㎛정도의 높이로 형성한다.When the conductive support plate member 50 of the portion where the connection terminal is to be formed is exposed, a dissolving metal film 52 is formed on the exposed conductive support plate member 50 as shown in FIG. 5D. The dissolving metal film 52 is plated with a metal that can be etched in an etching solution such as a ferric chloride solution and adhered to a conductive ball, for example, copper, iron or nickel, or an alloy of two or more selected metals thereof. The height of the ball hole 60, which is sufficient to attach the conductive balls 61 to be described later, may be formed, for example, about 5 to 30 µm.
용해용 금속막(52)이 형성되면, 도 5e에 도시된 바와 같이 용해용 금속막(52)의 상부에 에칭 용액 내성의 도금층(53)과, 중간층(54)과, 와이어 본딩용 도금층(55)을 순차적으로 형성한다.When the melting metal film 52 is formed, as shown in FIG. 5E, the plating solution 53, the intermediate layer 54, and the wire bonding plating layer 55 of the etching solution resistance are formed on the upper portion of the melting metal film 52. ) Are formed sequentially.
상기 에칭 용액 내성의 도금층(53)은 산성 에칭용액을 사용할 경우에 그 산성 에칭용액에 내성이 있는 산화 내성의 금속 예를 들면, 금, 은, 백금 및 팔라듐이나, 또는 이들 중 선택된 2 이상의 금속의 합금을 도금하고, 알칼리 에칭용액을 사용할 경우에는 알칼리 에칭용액 내성의 금속 예를 들면, 주석, 납, 금, 은, 백금 및 팔라듐이나 이들 중 선택된 2 이상의 금속의 합금을 도금한다.The etching solution resistant plating layer 53 may be formed of an oxidation resistant metal that is resistant to the acid etching solution, for example, gold, silver, platinum, and palladium, or two or more metals selected from the above when the acid etching solution is used. When the alloy is plated and an alkaline etching solution is used, an alkali etching solution resistant metal such as tin, lead, gold, silver, platinum and palladium or an alloy of two or more metals selected from these are plated.
상기 중간층(54)은 상기 에칭 용액 내성의 도금층(53) 및 와이어 본딩용 도금층(55)과의 접합력을 유지하고, 접속단자로서의 물리적 특성 즉, 층간 확산(diffusion) 방지, 다공성(porosity), 내부 스트레스(internal stress) 및 경도(hardness)의 조절을 제공할 수 있는 금속 예를 들면, 철, 니켈, 구리, 주석, 팔라듐 또는 이들 중 선택된 2 이상의 금속의 합금을 도금하여 형성한다.The intermediate layer 54 maintains the bonding force between the plating solution 53 and the wire bonding plating layer 55 which are resistant to the etching solution, and prevents physical properties as connection terminals, that is, interdiffusion, porosity, and interior. It is formed by plating metals that can provide control of internal stress and hardness, for example iron, nickel, copper, tin, palladium or alloys of two or more of these metals.
상기 와이어 본딩용 도금층(55)은 와이어 본딩이 용이한 금속 예를 들면, 금, 은, 백금 및 팔라듐이나 이들 중 선택된 2 이상의 금속의 합금을 도금하고, 상면은 평평하게 하여 와이어 본딩이 용이하게 한다.The wire bonding plating layer 55 plate a metal of easy wire bonding, for example, gold, silver, platinum and palladium or an alloy of two or more metals selected from these, and the top surface is flat to facilitate wire bonding. .
이와 같이 본 발명에서 전도성 지지판재(50)에 소정의 패턴을 형성하는 것은 반도체 칩 패키지의 제조공정에서 사용하고 있는 리드 프레임을 대체할 수 있는 것으로서 고가의 합금 원자재인 리드 프레임의 비용을 절감할 수 있고, 또한 제조공정의 단순화를 기할 수 있다.As such, forming a predetermined pattern on the conductive support plate member 50 may replace the lead frame used in the manufacturing process of the semiconductor chip package, thereby reducing the cost of the lead frame, which is an expensive alloy raw material. In addition, the manufacturing process can be simplified.
다음에는 상기한 바와 같이 소정의 패턴이 형성된 전도성 지지판재(50)의 상면 중앙에 도 6에 도시된 바와 같이 에폭시 접착제(56)로 반도체 칩(57)의 비활성면을 접착하여 고정시키고, 도 7에 도시된 바와 같이 반도체 칩(57)의 전극단자(57a)와 와이어 본딩용 도금층(55)을 와이어 본딩 작업을 통해 본딩 와이어(58)로 연결한 후 남아 있는 절연 수지층(51)과, 반도체 칩(57), 본딩 와이어(58) 및 접속단자를 포함하도록 밀봉 수지로 밀봉하여 패키지 몸체(59)를 형성한다.Next, as shown in FIG. 6, the non-active surface of the semiconductor chip 57 is fixed to the center of the upper surface of the conductive support plate member 50 having a predetermined pattern as shown in FIG. 6 by an epoxy adhesive 56, and FIG. 7. As shown in FIG. 2, the insulating resin layer 51 remaining after connecting the electrode terminal 57a of the semiconductor chip 57 and the plating layer 55 for wire bonding to the bonding wire 58 through a wire bonding operation, and a semiconductor The package body 59 is formed by sealing with a sealing resin so as to include the chip 57, the bonding wire 58 and the connection terminal.
그리고 도 8에 도시된 바와 같이 예를 들면, 제이염화철(Ferric chloride) 에칭 용액으로 전도성 지지판재(50) 및 용해용 금속막(52)을 에칭시켜 제거한다.As illustrated in FIG. 8, for example, the conductive support plate 50 and the dissolving metal film 52 are etched and removed by using an ferric chloride etching solution.
이 때, 용해용 금속막(52)이 에칭되어 제거되면서 볼홀(60)이 형성되는 것으로서 그 볼홀(60)에는 도 9에 도시된 바와 같이 도전성 볼(61)을 부착 예를 들면, 솔더 볼을 부착하여 반도체 칩 패키지의 제조를 완료한다.At this time, as the melting metal film 52 is etched and removed, a ball hole 60 is formed, and the conductive ball 61 is attached to the ball hole 60 as shown in FIG. It is attached to complete the manufacture of the semiconductor chip package.
이상에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 실용신안등록청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다. 예를 들면, 상기한 실시 예에서는 에칭 용액 내성의 도금층(53), 중간층(54) 및 와이어 본딩용 도금층(55)으로 이루어지는 접속단자가 절연 수지층(51)의 상부로 돌출되도록 하는 것을 도시하고, 설명하였으나, 본 발명을 실시함에 있어서는 도 10에 도시된 바와 같이 상기 접속단자가 절연 수지층(51)의 상부로 돌출되지 않도록 형성할 수 있는 등 여러 가지로 변형 실시할 수 있다.The present invention has been illustrated and described in connection with specific preferred embodiments, but the present invention is not limited thereto, and it does not depart from the spirit or the field of the present invention provided by the following utility model registration claims. It will be readily apparent to one skilled in the art that the present invention may be modified and varied in various ways. For example, in the above embodiment, it is shown that the connecting terminal consisting of the plating solution 53, the intermediate layer 54, and the wire bonding plating layer 55 which are resistant to etching solution protrudes above the insulating resin layer 51. Although described, the present invention can be modified in various ways such that the connection terminal can be formed so as not to protrude above the insulating resin layer 51 as shown in FIG. 10.
이상에서와 같이 본 발명의 반도체 칩 패키지는 고가의 리드 프레임을 사용하지 않고, 전도성 지지판재를 스티프너로 이용하여 칩 스케일 패키지로 형성하는 것으로서 제조공정의 단순화 및 박막화를 이룰 수 있고, 종래의 리드 프레임의 제조에 따른 구리 합금 및 니켈 합금 등의 원자재와 하프에칭공정 및 트리밍/포밍 공정 등의 생략에 따른 제조공정의 비용을 절감할 수 있다.As described above, the semiconductor chip package of the present invention does not use an expensive lead frame, but forms a chip scale package using a conductive support plate as a stiffener, thereby simplifying the manufacturing process and making a thin film. It is possible to reduce the cost of the manufacturing process according to the raw materials such as copper alloys and nickel alloys according to the manufacture and the omission of the half etching process and the trimming / forming process.
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