KR100393696B1 - 집적된전자광학패키지및그제조방법 - Google Patents
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Abstract
기판에 실장된 전자 회로와, 이 전자 회로로부터 시작하여 봉합 영역을 통과하여 확장되고, 각각의 리드는 제 1 영역에 노출된 종단을 가지는 제 1 및 제 2 그룹의 리드와, 제 1 영역에 위치하고 각각의 스트립은 제 1 그룹의 리드의 노출된 종단과 접촉하는 투명한 전도성 스트립과, 각각의 스트립에 위치하여 LED들을 정의하는 전계 발광 물질과, 이 전계 발광 물질 위에 각각의 LED에 대한 제 2 전극으로서 위치하고, 각각의 금속스트립이 제 2 그룹의 리드의 각각의 노출된 종단과 접촉되는 금속스트립과, 봉합 영역과 봉합 접촉되고 제 1 영역을 기밀 봉합하게 위치하는 기밀 봉합을 포함하는 집적된 전자 광학 패키지.
Description
본 발명은 집적된 전자 광학 패키지에 관한 것으로, 특히 유기체 발광 다이오드를 구비한 집적된 전자 광학 패키지에 관련된 것이다.
일반적으로 반도체 기판(substrate), 혹은 집적회로는 인쇄 회로 기판이나 유사한 장치에 실장(mount)되며, 이 기판을 외부 회로와 결선하는 보편적인 방법은 표준의 와이어 본드(wire-bond) 기술을 사용하는 것이다. 그러나, 상대적으로 많은 전기소자나 디바이스를 포함한 어레이(array)를 가진 반도체 기판을 외부와 결선하기 위해서는 이 표준의 와이어 본드 기술로는 매우 어려워진다. 예를 들면, 만약 상대적으로 많은 발광 다이오드(LED)의 어레이(예를 들면 10,000개 즉, 100 x 100 의 크기 이상)가 피치(센터간 간격) P로 하나의 기판에 형성되었을 경우, 기판의 둘레 상에 형성된 본드 패드는 2P의 피치를 갖게 될 것이다. 이는 가능한 한 본드 패드간의 거리를 증가시키기 위해 행과 열을 하나 건너서 둘레의 반대편으로 위치시키기 때문이다.
현재로서는, 4.8 밀리 인치의 피치를 갖는 것이 생산 가능한 최상의 경우이다. 따라서 100x100 LED들의 상기 언급된 어레이의 경우에는 기판의 둘레 상의 본드 패드는 최소 피치 4.8 밀리 인치로 둘레의 각각의 변에 대해 50개씩의 본드 패드를 가지게 된다. 어레이에 포함되는 디바이스의 수가 증가할수록 더 많은 본드 패드가 필요하게 되고 이 부가되는 본드 패드를 수용하기 위한 둘레의 크기는 더 큰 비율로 증가하게 된다. 이는 본드 패드의 최소 피치가 4.8 밀리 인치이기 때문에 어레이 안의 디바이스의 피치는 2.4 밀리 인치, 약 61 마이크론의 크기가 기판의 크기에 영향을 미치지 않고 가능하게 된다. 따라서 이 디바이스들이 61 마이크론 보다 작게 제작될 수 있다하더라도 본드 패드의 최소 피치에 의해 기판의 둘레를 더 적게 만드는 것은 불가능해 진다. 이와 같이 기판의 크기는 와이어 본드 기술상의 제한에 의해 심각하게 제한되게 됨을 쉽게 알 수 있다.
LED의 어레이가 유기체로 만들어지는 경우, 부가적인 몇 가지 문제점이 더 발생한다. 영상의 디스플레이에 응용되는 2차원 유기체 LED 어레이는 행렬 상에 배치된 다수의 유기체 LED(이 LED의 하나 혹은 몇 개가 한 픽셀을 구성한다)로 구성된다. 어레이 상의 각각의 유기체 LED는 일반적으로 광 투과성을 가진 제 1 전극과, 이 제 1 전극에 점착(deposite)된 유기체 전계 발광 물질과, 이 유기체 전계 발광 물질의 상층부상의 금속전극으로 구성된다. LED들의 전극은 2차원 직교좌표(X-Y) 어드레싱 패턴을 형성하도록 결선 된다. 실지에 있어서는 광 투과성을 가진 전극을 X방향으로 패턴화하고, 금속 전극을 X방향과 직교방향인 Y방향으로 패턴화하여(혹은 그 역으로도 가능)직교좌표 어드레싱을 구현한다. 전극의 패턴화는 통상적으로 샤도우 마스크나 혹은 에칭 기술을 이용하여 이루어진다. 샤도우 마스크의 기술적 한계로 인해서 0.1 mm이하의 픽셀 피치를 가진 고밀도 정보 디스플레이를 위해 일반적으로 에칭 공정이 이용되고 있다.
에칭 공정시 사용되는 물질에 따라서, 에칭기술은 건식 및 습식의 2가지 카테고리로 분류된다. 습식 에칭 공정은 통상적으로 산성 액체 매질에서 수행되며, 건식 에칭 공정은 통상적으로 플라즈마 대기상에서 수행된다.
유기체 LED 안에서 음극 리드로 사용되는 금속 전극은 통상적으로 안정된 금속과 4 eV이하의 일함수(work function)를 가진 매우 반응성이 강한 금속을 포함한다. 금속전극에 반응성이 매우 강한 금속이 포함됨으로 인하여 산성 액체 매질이 포함되는 습식 에칭이 바람직하지 않게 된다. 그러나 건식 공정도 역시 문제가 있는데, 이는 고온(200℃이상)이고 반응성이 강한 이온을 함유한 대기가 이 공정 안에 포함되기 때문에 이로 인해 2차원 유기체 LED 어레이 안의 금속전극에 포함된 반응성이 강한 금속에는 물론 유기체 물질의 무결성에까지 영향을 미칠 수 있다.
이러한 에칭공정의 딜레마를 해결하기 위해서, 2차원 어레이를 제작하기 위한 샤도우 월(shadow wall) 방법이 Tang에 의해 미합중국 특허 제5,294,870호(1994.3.15)로 "유기체 전자 광학 다색 영상 디스플레이 소자"라는 제목으로 허여되고 개시되었다. 샤도우 월 방법은, 투과성 전극을 먼저 패턴화하는 단계, 이 투과성 전극에 직교하면서 유기체 물질의 두께보다 더 높은 유전체 벽(wall)을 만들어 인접한 픽셀영역으로부터 샤도우잉을 구현하는 단계, 음극 금속을 점착면에 대해 15˚에서 45˚각도로 점착하는 단계를 포함한다. 유전체 벽의 높이가 유기물질의 두께보다 높으므로, 고립된 평행 전극 스트립이 형성된다. 따라서 X-Y로 어드레싱 어레이는 금속 에칭 없이 구현될 수 있다. 이 방법으로 금속 패턴화가 가능한 것처럼 보이지만, 이 방법은 특정한 피치 크기로 제한되며, 어레이 안의 픽셀에 결함을 초래할 가능성도 있다.
또한 대부분의 유기체 LED들은 주위 환경조건, 특히 습도에 매우 민감하다. 공정시 이러한 유기체 LED 성능에 대한 습도의 영향으로 인해서 LED는 완전한 기밀(hermetic) 용기에 포함되어야 한다.
따라서 유기체 LED에 용이하게 적용될 수 있는 결선 및 패키징 구조와 기술이 필요하다.
또한 이 기술 및 구조는 패키지의 크기상의 제한을 현저히 감소시킬 수 있는 결선 및 패키징 구조와 기술이 필요하다.
따라서, 이러한 문제점들을 해결하기 위한 새로운 LED 에레이 패키지 및 제작방법을 제공하는 것이 절실히 요청되고 있다.
본 발명의 한 목적은, 유기체 LED에 용이하게 적용될 수 있는 집적된 전자광학 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 정보 영상 디스플레이 장치 응용에 적합한 2차원 유기체 LED 어레이를 제작하는 신규한 방법에 결합된 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 LED들에 영향을 미치지 않고 금속 에칭을 수행할 수 있는 유기체 LED 디바이스 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 고밀도 정보 영상 디스플레이 장치를 위한 개선된 신뢰성을 가진 표면안정화처리(passivation) 된 2차원 유기체 LED 어레이 및 패키지를 제공하는 것이다,
본 발명의 또 다른 목적은 전기적인 결선에 의해 크기가 영향을 받지 않는 유기체 LED들을 포함한 집적된 전자 광학 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 주위 환경으로부터 기밀 봉합(hermetic seal)된 유기체 LED의 어레이를 포함하는 집적된 전자 광학 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 제조공정중에 LED에 손상을 미치지 않는 유기체 LED와 결합된 집적된 전자 광학 패키지의 제조 방법을 제공하는데 있다.
상술된 문제점은 적어도 부분적으로 해결되며, 상기 목적들은 실질적으로 평탄한 면을 가진 광학적으로 투명한 기판을 포함하며 이 기판상에 정의된 제 1 영역과 이 제 1 영역을 둘러싸는 봉합 영역(sealing area)과 이 봉합 영역에 인접하고 제 1 영역의 바깥쪽에 있는 집적회로 영역을 포함하는 집적된 전자 광학 패키지 내에서 실현된다. 적어도 하나의 반도체 칩을 포함하는 전자 회로가 상기 집적회로영역에 실장 된다. 제 1 및 제 2 그룹의 전기적인 리드가 상기 전자 회로로부터 시작되어 상기 봉합 영역을 통과하여 제 1 영역으로 연결되며 상기 제 1 및 제 2 그룹의 각각의 리드는 제 1 영역에 노출된 하나의 종단을 갖고 있다. 다수의 평행하고 측면으로는 서로 분리되어 있고, 광학적으로 투명하며, 전기적으로 전도성인 스트립이 제 1 영역을 지지하는 기판의 표면상에 위치하여 다수의 제 1 전극을 정의하는데, 상기 다수의 전도성 스트립의 각각이 전도성 스트립은 전기적 리드의 제 1 그룹의 전기리드의 노출된 종단과 전기적으로 접촉된 종단을 갖고 있어 이 다수의 전도성 스트립의 각각의 전도성 스트립이 서로 다른 제 1 그룹의 리드들과 전기적인 접촉을 유지하도록 한다. 전계 발광 물질이 상기 다수의 제 1 전극의 각각에 위치하여 상기 다수의 전극의 관련된 각각의 제 1 전극과 결합하여 발광다이오드를 정의한다. 하나의 금속 층이 이 전계 발광 물질 위에 위치하여, 다수의 전도성 스트립에 직교방향인 다수의 평행하고 측면으로 이격된 금속스트립을 정의한다. 이 측면으로 이격된 금속스트립은 각각은 발광 다이오드의 제 2 전극을 정의한다. 상기 다수의 금속스트립의 각각의 금속스트립은 제 2 그룹의 리드내의 전기적인 리드의 노출된 종단과 전기적으로 접촉된 종단은 갖고, 다수의 금속스트립의 금속스트립 각각이 제 2 그룹의 리드들 중 서로 다른 리드들과 전기적인 접촉을 유지하도록 한다. 기밀 봉합은 제 1 영역 위에 위치하며 제 1 영역을 기밀 봉합하도록, 적어도 기판의 표면의 봉합 영역과 봉합 접촉한다.
다음의 단계를 포함하는 집적 전기 광학적 패키지의 제조 방법 안에서, 상술한 문제점 및 다른 문제점은 적어도 부분적으로 해결되고 상술된 제안과 다른 제안들은 실행된다. 상기 방법은, 실질적으로 평탄한 표면을 가진 광학적으로 투명한 기판을 제공하는 단계와 상기 기판 상에 제 1 영역과, 상기 제 1 영역을 둘러싸는 봉합 영역과, 상기 제 1 영역의 바깥에 위치하고 상기 봉합 영역에 인접한 집적회로 영역을 정의하는 단계와 상기 집적회로영역으로부터 상기 봉합 영역은 통해 상기 제 1 영역으로 확장되며, 제 1 및 제 2 그룹의 각각의 리드가 각각이 제 1 영역에 노출된 종단을 가지는 제 1 및 제 2 그룹의 전기적 리드를 형성하는 단계와 다수의 평행하고, 측면으로 이격되며, 광학적으로 투명하고 전기적으로 전도성인 스트립을 제 1 영역내의 상기 지지하는 기판의 표면에 형성하여 다수의 제 1 전극을 정의하고, 다수의 전도성 스트립 중 각각의 전도성 스트립이 제 1 그룹의 리드들중 서로 다른 리드와 전기적으로 접속되도록 각각의 다수의 전도성 스트립이 제 1 그룹의 전기적 리드의 노출된 종단과 전기적으로 접속하는 종단을 갖게 전도성 스트립을 위치시키는 단계와 상기 다수의 제 1 전극의 각각의 관련된 제 1 전극과 결합하여 발광 다이오드를 정의하도록 상기 다수의 제 1 전극의 각각에 전계 발광 물질을 위치시키는 단계와 다수의 측면으로 이격되고 상기 다수의 전도성 스트립에 수직한 방향인 금속스트립을 각각의 발광다이오드의 제 2 전극으로 정의하도록 상기 전계 발광 물질 상층부에 금속층을 위치시키는 단계와 다수의 금속스트립의 각각의 금속스트립이 제 2 그룹의 리드들중 서로 다른 리드와 전기적으로 접촉되도록 상기 금속스트립의 각각의 종단을 상기 제 2 그룹의 리드의 전기적 리드의 노출된 종단과 접속시키는 단계와 적어도 하나의 반도체 칩을 포함하는 전자 회로를 집적회로영역에 실장하고 각 그룹의 각각의 리드의 한편 종단을 상기 전자 회로에 전기적으로 접속하는 단계와 제 1 영역위로 기밀 봉합을 형성하고 적어도 기판의 표면의 봉합 영역과 봉합 접촉하는 단계를 구비하는 집적된 전자 광학 패키지의 제조방법이다.
제 1 도를 참조하면 제 1 영역(11)과 봉합 영역(12) 및 집적회로 실장 영역(13)을 포함하는 평탄한 표면을 가진 기판(10)이 도시된다. 기판(10)은 광학적으로 투명하며, 유리나, 광학 특성을 가진 플라스틱(일반적으로 굴절계수 1.5 내지 1.6 정도인 것), 또는 후술에 의해 명백해질 목적을 만족시키는 임의의 다른 유용한 물질로 만들 수 있다.
제 2 도를 참조하면, 기판(10)의 측면도로 본 발명에 따른 집적된 전자 광학 패키지의 공정 방법상의 초기 몇 단계를 거친 후의 상태를 도시한다. 제 1 영역(11) 및 봉합 영역(12) 부분이 보여지도록 기판(10)의 일부분을 절단한다. 몇 가지 유용한 기술, 예를 들면 습기를 차단하는 정밀한 결선 기술을 이용하여 다수의 전기적 리드(15)가 실장 영역(13)으로부터 봉합 영역(12)을 통과하여 제 1 영역(11)으로 확장된다.
유전체 물질(16)은 리드형성 공정 중에 형성되어 리드(15)의 정확한 위치결정 및 형성을 용이하게 하며 후술될 바와 같이 기밀 봉합의 일부분으로 기능 한다. 물론 유전체 물질(16)은 전기적 리드(15)의 제작 중에 형성되는 다수의 층을 포함하고, 봉합 영역에만 존재할 수도 있고, 또는 실장 영역의 일부 혹은 전체로 확장될 수도 있다. 예를 들면, 졸-겔(sol-gel) 공정 기술을 사용하는 기판 기술로 이러한 무기성 접속을 형성할 수 있다.
전도체(15)는 유용한 몇 가지 수단, 예를 들면 졸-겔 공정이나, 스퍼터링(sputtering), 증착(evaporation) 등에 의해 형성될 수 있고, 점착중에, 혹은 이후에 에칭에 의해 패턴화되어 원하는 형 태로 금속을 패턴화한다. 각각의 전기적 리드(15)는 기판(10)의 제 1 영역(11)에 위치하는 노출된 종단(17)을 가진다. 다른 처리를 돕도록 도금처리된 표면(18)은 각각의 전기적 리드(15)의 노출된 종단(17) 상에서 처리된다. 도금처리대신에, 후술될 목적을 위해서 다른 적절한 금속이 이용될 수도 있다.
기밀 봉합 환(hermetic sealing ring)(20)은 유전체 물질(16)의 상측 표면 위에 위치하며, 기판(10)의 제 1영역(11)둘레로 완전히 확장된다. 환(20)은 사용되는 봉합의 형태에 따라 좌우되는 물질의 종류에 따라 임의의 편리한 용접 물질, 예를 들면, 납이나 유리등의 물질로 형성될 수 있다.
제 3 도를 참조하면, 제 2 도의 구조의 평면도가 도시된다. 바람직한 실시 예에 있어서, 광학적으로 투명한 기판(10)은 광학적으로 투명한 물질, 예를 들면, 유리와 같은 물질의 평평한 조각으로 구성되며, 적어도 제 1 영역(11)에서는 기판(10)은 깨끗한(광학적으로 투명한) 부분이 된다. 제 1 영역(11)은 실재에 있어서 하나의 LED 어레이(후술됨)와 동일한 크기를 가지며 이 LED 어레이들의 동작에 의해 발생되는 가상 영상이 이 제 1 영역을 통해 완전히 보이게 된다. 다수의 전기적 리드(15)는 LED들의 행과 열을 실장 영역(13)의, 일반적으로 기판(10)의 바깥 가장자리를 따라 배열된 유사한 다수의 접속패드(25)로 전기 적으로 접속한다. 전기적 리드(15) 및 접속패드(25)를 광학적으로 투명한 기판(10)의 가장자리를 따라완전히 배치하기 위해 전기적 리드(15)는 행과 열을 번갈아 가며 접착된다. 따라서 인접한 전기적 리드(15)간의 가능한 간격은 2P이며, 이 특정한 실시 예에 있어서는 대략 20 마이크론 정도가 된다.
제 4 도를 참조하면, 제 3 도를 매우 크게 확대하여 광학적으로 투명한 기판(10)을 매우 상세하게 도시하고 있다. 다수의 전기적 리드(15)는 광학적으로 투명한 기판(10) 위에 위치하며, 제 1 영역(11) 및 봉합 영역(12)으로부터 팬아우트되어 접속패드(25)에 연결되고 있다. 이 특정한 실시예에 있어서는 접속패드(25)는 행과 열을 가진 행렬형태로 배열되어 봉합 영역(12)을 둘러싸고 있다. 일반적으로 접속패드(25)는 도시된 바와 같이 전기적 리드(15) 상호간의 충분한 확장공간을 확보하기 위해서는 대략 25 내지 50 밀리 인치 정도의 범위의 피치를 가진 행렬 상에 위치할 것으로 예상할 수 있다. 예를 들면, 40 밀리인치의 피치를 가진 접속패드(25)의 행렬이라고 하면(1 인치 x 1 인치 ) 크기의 기판상의(0.2 인치 x 0.4 인치) 크기의 제 1 영역(11)에 500 개의 접속패드(25)를 만들 수 있다.
전기적 리드(15)를 팬아우트시킴에 의해, 접속패드(25)를 전기적 접속이 용이하도록 충분히 크게 만들 수 있다. 예를 들면, LED 어레이가 40,000개의 소자(예를 들면, 200 행 x 200 열)를 포함하고, 20 마이크론의 피치 P를 갖는, 각각의 소자가 10 마이크론 직경의 영역을 차지하고, 광학적으로 투명한 기판의 영역의 제 1 영역(11)의 크기는 한 변이 0.2 인치 이하로 될 것이다. 이 특정한 예에 있어서의 광학적으로 투명한 기판(10)은 제 1 영역(11)이 대략 한 변이 0.2 인치이고 바깥 둘레는 한 변이 0.5 인치이다. 따라서 기판(10)의 둘레의 각 변상의 200개의 접속패드는 대략 가능한 피치가 60 마이크론 정도가 된다.
광학적으로 투명한 기판(10)이 유리로 제조되는 경우, 적어도 전기적 리드(15) 및 접속패드(25)에는 금속층을, 예를 들면 스퍼터링(sputtering)에 의해 점착시키는 표준 박막 금속 배선 공정(standard thin film metallization)이 이용 될 수 있다. 또한 통상의 프린팅 단계와, 패턴화과정(patterning), 가열(firing)을 포함하는 졸-겔(sol-gel) 기술이 사용될 수도 있다. 통상의 금속배선공정 시스템에서는, 크론의 제 1층이 스퍼터링에 의해 가해져 유리 위에 점착성 층을 이룬다. 구리의 제 2층이 크롬층은 원하는 전기적 전도체를 제공하도록 위에 가해지고, 이후의 접속을 위한 점착성 층 및 장벽(barrier)을 제공하도록 상기 구리층위에 금(gold)의 층이 가해진다. 이러한 금속배선공정은 패턴화 및 에칭을 당해 분야에서 주지된 다양한 방법중 임의의 방법을 사용하되 가산적(additive) 혹은 감산적(subtractive) 방법중의 하나를 원하는 최종 구조를 만들기 위해 선택적으로 적용할 수 있음을 이해해야 한다.
많은 응용에 있어서, 전기적 리드(15)의 폭과 패드(25)의 크기나 상호간의 간격은 특히 기판에 있어서 공정상의 어려움을 초래할 수도 있다. 그러나, 유리는 광학적으로 투명한 기판의 재료로 10 내지 15 마이크론 폭의 전도체를 피치 40 마이크론의 공정으로 제조할 수 있는 하나의 예가 된다. 나아가서, 도시된 바와 같이 유전체 물질(16)과 전기적 리드(15)를 쌓아올림에 의해 크기에 있어서의 몇 가지 부가적인 이점을 구현할 수 있다.
제 5 도를 참조하면, 제 2 도와 유사하며 공정상의 몇 가지 부가적인 단계가더 가해진 형태를 도시한다. 다수의 평행하고 측면으로는 서로 분리되어 있고, 광학적으로 투명하며, 전기적으로 전도성인 스트립(30)이 제 1 영역(11)의 기판(10)의 표면상에 형성되어 있다. 일반적으로 스트립(30)은 물질의 층을 점착하고 이 층을 에칭함에 의해 형성되거나 혹은 당해 분야에서 주지된 마스킹과 금속 리프트-오프(metal lift-off) 기술에 의해 수행된다. 상기 다수의 전도성 스트립의 각각의 전도성 스트립(30)은 하나의 전기적 리드(15)의 노출된 종단과 전기적 접촉을 유지하고 있다. 전기적 리드(15)는 일반적으로 어레이의 열에 접속된 제 1 그룹의 리드들과 이 열의 행에 접속된 제 2 그룹의 리드들로 분류할 수 있다. 이 예에 있어서는 제 1 그룹의 전기적 리드(15)는 각각의 전도성 스트립(30)이 제 1 그룹의 리드들 중 서로 다른 리드와 전기적으로 접촉되도록 접속되어 있다.
특정한 실시예에 있어서, 기판(10)은 유리나 혹은 중합체(polymer) 물질로 만들어지며, 이 위에 광 투과성이고 전기적으로 전도성 물질의 하나의 층을 점착시켜 제조한다. 이 전도성 물질은 다양한 유기체나 혹은 무기 도체, 예를 들면 전도성 폴리아닐린(polyaniline : PANI), 혹은 인디움-틴-옥사이드(indium-tin-oxide : ITO) 중에서 선택된다. 이후에 이 층은 통상의 리소그래피(lithography) 기술에 의해 패턴화되어 다수의 평 행한 전도성 스트립(30)을 형성하여 열 방향으로 어드레싱(addressing) 가능하게 되고 최종적인 어레이에서 양극 전극으로 기능하게 된다.
제 6 도를 참조하면, 2차원 LED 어레이상의 단일의 LED(32)를 편의상 단면도로 도시한다. 전도성 스트립(30)의 상층부에 유전체 물질의 층(34)이 열 증착(thermal evaporation)이나 스퍼터링, 혹은 플라즈마 촉진 기상성장기술(plasma enhanced CVD : chemical vapor deposition)에 의해 점착된다. 이후에 이 층(34)은 통상의 건식 혹은 습식 에칭 기술을 이용하여 패턴화되어 다수의 캐버티(cavity)(웰(well) 또는, 트랜치(trench), - 이후로는 웰로 통칭함) 구조를 형성한다. 각각의 캐버티 내부와, 전도성 스트립(30)(양의 전극)의 상부 표면상에는 전계 발광 물질(35)이 점착되어 있는데, 이는 일반적으로 정공 이송형 물질(hole transporting material)의 층과, 활성 에미터 물질의 층(active emitter material)과, 전자 이송형 물질(electron transporting material)의 층 및 저 일함수 금속(low work function metal)의 층으로 구성된다. 당해 분야에 숙련된 자라면 어떤 응용에 있어서는 정공 이송형 물질과 전자이송형 물질의 층들이 하나 혹은 둘다 제거될 수 있으며, 대부분의 경우에는 이로 인해 약간 성능이 떨어진다는 사실을 물론 알 수 있을 것이다.
이후에 캐버티의 상층부는 안정된 금속, 예를 들면 알루미늄, 은, 구리나 금 등의 두꺼운 층(37)에 의해 캐버티 캡(cavity cap)을 형성하여 봉합된다. 이 층(37)은 전계 발광 물질(35)의 저 일함수 금속의 층과 양호한 전기적 접촉을 형성하도록 선택되며, 이 전계 발광 물질(35)의 저 일함수 금속의 층과 결합하여 LED(32)의 음극 전극을 형성한다. 이후에 층(37)은 리도그래피를 이용하여 패턴화되어 다수의 평행하고 측면으로는 이격된 금속스트립(38)을, 일반적으로는 다수의 전도성 스트립(30)에 수직한 방향으로 형성한다.
캐버티 구조의 형성에 사용된 유전체 물질(34)은 임의의 편리한 유기 중합체나 혹은 무기물질이다. 그러나 실리콘 다이옥사이드나 실리콘 니트라이드, 알루미나 등 통상적으로 산소나 습기에 대해 유기 중합체 물질보다 더 양질의 장벽인 무기 유전 물질이 더 바람직하다. 캐버티 구조의 깊이를 결정하는 유전물질(34)의 두께는 10 ㎛에서 0.1 ㎛ 의 범위에서 결정되며, 공정의 편의성을 위해서는 1 ㎛ 이하의 값이 선호된다.
본원 발명의 2차원 어레이의 전계 발광 물질(35)로 사용되는 물질은 종래 기술로 개시된 임의의 유기체 EL 소자의 물질을 포함할 수 있다. 전술한 바와 같이, 전계 발광 물질(35)은 일반적으로 정공 이송형 물질(hole transporting material)의 층과, 활성 에미터 물질의 층(active emitter material)과, 전자 이송형 물질(electron transporting material)의 층 및 저 일함수 금속(low work function metal)의 층으로 구성된다. 중합체와, 유기체 분자 및 유기 금속 복합체가 정공 이송형 물질, 활성 에미터 물질의 층과 전자 이송형 물질로 사용될 수 있다. 활성 에미터 물질의 층에는 형광 도펀트(fluorescent dopant)를 사용하여 소자의 효율성을 개선할 수 있다. 일반적으로, 대략 4.0 eV이하의 일함수를 가진, 예를 들면 리튬, 마그네슘, 인디움, 칼슘 등과 같은 임의의 금속이 음극 물질로 사용될 수 있다.
유기체 전계 발광 물질은 진공 증착에 의해 점착될 수 있다. 또한 유기체 전계 발광 물질은 중합체 물질이 사용된 경우에 적절한 해법으로부터 닥터-블레이딩(doctor-blading), 인젝션-필(injection-fill) 이나 스핀-코팅(spin -coating), 롤-코팅(roll-coating) 혹은 딥-코팅(dip-coating) 과 같은 다른 기술들에 의해 점착될 수도 있다. 적은 유기 분자 물질과 중합체의 둘로 구성된 이종 구조(hetero-structure)어레이의 제조같은 경우에는 전술된 기술들의 혼합적 사용이 필요할 수도 있다.
제 7 도를 참조하면, 본원 발명을 구현하고 있는 LED 웰 구조의 2차원 어레이(40)의 평면도를 편리상 일부분을 절단하여 도시하고 있다. 제 7 도에서 왼쪽에서 오른쪽으로, 영역(45)은 어레이(40)의 행방향(양극)전극을 형성하고 있는 전도성 스트립(30)이 투과성으로 패턴화되어 광투과성이고 전기적 절연체인 기판(10)상에 형성된 단계의 평면도를 도시한다.
제 7 도의 가운데 영역(46)은 개개의 LED(32)가 유기체 발광 물질과 낮은(4.0 eV 이하) 일함수를 가진 금속을 포함한 웰에 의해 n-접점(음극)으로 정의된 단계를 도시한다. 이 웰은 유전체 물질(34)의 층을 패턴화된 스트립(30)과 기판(10) 위에 점착한 후 이 유전체 물질(34)을 광 리도그래피를 이용하여 패턴화하여 영역(46)에 도시된 바와 같은 웰 구조를 형성한 다음 어레이상에 형성된다.
영역(47)은 주변안정금속(ambient stable metal) 캡의 층(37)이 유전체 물질(34) 상층부에 점착된 이후의 어레이(40)의 평면도를 도시한다. 이 유전체 물질은 이때 영역(46)상에 웰구조가 형성되고 행 전극으로 금속스트립(38)을 형성하기 위해 패턴화된 것이다. 이 단순화된 실시예에 있어서, 각각의 LED는 하나의 픽셀을 정의하며, 특정한 LED들을 행과 열로 공지된 방식에 따라 어드레싱함에따라 이 특정한 LED들이 활성화되어 가상 영상을 발생시켜 기판(10) 아래로 통과한 빛이 기판 아래방향에서 볼 때 디스플레이 되는 영상을 형성하게 된다.
당해분야의 숙련된 자라면, LED 어레이(40) 및 기판(10)은 도면들에서 매우 크게 확대된 것임을 알 수 있을 것이다. 기판(10)이 실지의 크기는 각 변이 몇 밀리미터(2mm내지 10mm)의 수준이며 각각의 LED는 각 변(혹은 LED의 형 태가 원형 일 때는 직경)이 5-50 마이크론 수준이다. 기판(10)의 크기가 매우 적기 때문에 전기적 리드(15)와, 전도성 스트립(30) 및 금속스트립(38)도 매우 적은 단면을 가지고, 이에 따라 이들의 통과전류 용량, 즉 전류 밀도에 심각한 제한이 따르게 된다.
통상적으로 영상 표시방법은 픽셀의 행을 순차적으로 '온'시키고 영상 데이터를 열 상에 공급하는 것이다. 이 기법에 있어서 한 순간에 오직 하나의 행만이 어드레싱, 즉 "턴 온" 된다. 따라서 각각의 열을 위한 전도성 스트립(30)이 하나의 LED('온' 된 행 의 하나의 LED)에 충분한 전류만을 공급해줄 수 있으면 된다. 그러나 '온' 된 행의 모든 LED들이 동시에 턴 온 될 가능성도 있다. 따라서 '온'된 행을 위한 금속스트립(38)은 그 행의 많은 LED들에 동시에 전류를 공급하도록 요구받을 가능성이 있으므로(예를 들면 100에서 150 LED들), 열 방향 금속스트립보다는 몇 배나 더 많은 전류를 공급할 수 있어야 한다.
일반적으로 전도성 스트립(30)을 형성하는 물질은 예를 들면 금속스트립(38)보다 전도성이 낮다. 왜냐하면 이 물질은 전기적으로 전도성을 가져야할 뿐 아니라, 또한 광학적 투과성, 즉 실질적으로 투명(어레이(40)가 발생한 빛의 적어도 80%를 통과시켜야 한다)해야 하기 때문이다. 이 전도성에 있어서의 차이를 보상하기 위해, 전도성 스트립(30)은 열 전도체로 사용하고 금속스트립(38)은 행 전도체로 사용한다.
또 다른 실시예에 있어서, 어떤 경우에는 전도성 광 투과성 물질(예를 들면 ITO)을 두꺼운 층으로 형성하는 것이 어려울 수도 있다. 왜냐하면 점착의 방식상의문제와 표면이 불균일해지는 사실 때문이다. 이 문제를 보상하기 위해 저 저항 전도성 스트립(30)을 형성하는 새로운 방법이 제 6 도상에 도시되어 있는데, 이는 전도성 스트립(30)이 제 1층(30a)의 전도성 광투과성 물질과, 제 2층의 매우 얇은 금속층(30b)과, 제 3층의 전도성 광투과성 물질(30c)로 형성된다. 층(30b)은 빛을 투과시킬 만큼 충분히 짧아야 하지만, 제3층(30c)을 위해 상대적으로 더 평탄한 기저(base)를 형성한다. 따라서 층(30)은 전도성이 향상되고, 두께 혹은 길이는 여전히 상대적으로 균일하게 유지된다. 어떤 경우에 있어서는 전도성 스트립(30)의 형성의 시작 혹은 끝을 얇은 금속 층으로 하여 여기에 추가의 접속을 용이하게 하도록 하는 것이 바람직할 수도 있다. 예를 들면, 제 5 도의 구조에 있어서 전기적 리드(15)상의 도금처리된 표면(18)은 전도성 스트립(30)으로 사용된 ITO와 매우 호환성이 좋다. 그러나, 만약 서로 다른 금속이 금속 처리된 표면(18)으로 사용된다면, 전도성 스트립(30)을 매우 얇은 금속층으로 시작해서 ITO나 유사한 물질의 층으로 뒤따르게 하는 것이 바람직할 수도 있다.
제 8 도를 참조하면, LED(32)의 어레이(40)가 제 1 영역(11)에 전술된바와 같이 형성된 기판(10)의 영역(11,12)의 일부분의 단면도를 도시한다. 제 9 도는 제 8 도의 구조의 평면도로, 전체 구조를 완전히 이해하는 것을 돕기 위해 도시된다. 금속 리드(38)는 봉합 영역(12)(유전체 물질(16)의 에지)과 제 1 영역(11)의 접속 점까지 확장되어 제 2 그룹의 전기적 리드(15)와 전기적으로 접속된다.
패드(25)를 통해 전자 회로(50)로 접속전 전기적 리드(15)는 제 10 도의 평면도 및 제 11 도의 측면도에 도시된다. 전자 회로(50)는 적어도 하나의 반도체 칩을 포함하며, 이 특정한 실시예에 있어서는 제 1 그룹의 리드(15)를 통해 전도성 스트림(30)으로 접속된 열방향 구동 칩(51) 과, 제 2 그룹의 리드(15)를 통해 금속스트립(38)으로 접속된 행방향 구동 칩(52) 및 리드(15)와 유사한 리드를 통해 칩(51,52) 의 입력 데이터를 수신하기 위해 외부 리드로 접속된 제어칩(55)을 포함한다, 칩(51,52,55)은 편리한 임의의 수단, 예를 들면 와이어 본딩이나, 솔더 범프(solder bumps), 플립 칩 본딩(flip chip bonding) 등의 수단을 통해 기판(10)의 영역(13)에 실장된다. 일반적으로 전자 회로(50)를 구성하는 칩들은 LED 어레이(40)의 형성에 후속한 임의의 편리한 시간에 기판(10)상에 실장되고 패드(25)에 접속될 수 있다.
패키지를 완성하기 위하여 제 11 도상에 도시된 바와 같이 기밀 커버(60)가 편리한 임의의 수단을 이용하여 유전체 물질(16)상의 봉합 환(ring)에 고정된다. 특정한 제 1 실시예에 있어서, 기밀 커버(60)은 금속으로 형성될 수도 있다. 이 경우 커버(60)를 제자리에 고정시키고 LED 어레이(40)를 포위하는 기밀 봉합을 형성하기 위하여 가열되는 호환적인 솔더의 소프트 솔더 프리폼(soft solder preform)을 이용하여 커버를 봉합 환(20)에 고정할 수 있다. 제 2 특정한 실시예에 있어서, 기밀 커버(60)는 유리판으로 만들어질 수도 있고, 봉합 환(20)은 LED 어레이(40)를 기밀 봉합하기 위해 커버(60)에 융합되는 액체 유리 물질로 형성될 수 있다. 상기 두 실시예에 있어서, 필요한 경우, 건조제를 기밀 커버(60)의 일부분으로 통합하여 습도제거 기간을 연장할 수 있다.
제 12 도는 또 다른 실시예를 나타내는데 유사한 구성 요소에는 동일 도면부호를 표기하고 서로 다른 실시예를 나타내는 도면부호에는 프라임(')을 표시하였다. 제 12 도의 실시예에 있어서, 금속스트립(38')은 스트립(38')이 초기 봉합을 형성하도록 캐버티 상에 봉합용으로 위치하는 주변안정 금속으로 형성된다. 대표적인 주변안정금속은 인디움이나 혹은 인디움 비율이 높은 금속이다, 이후에 제 1 영역(11)및 봉합 영역(12)(유전체 물질(16)의 측면)로 정의되는 공간은 상대적으로 양호한 봉합을 제공하기 위해 선택되는 무기물 혹은 유기물 유전체 물질(65')로 채워진다. 제 12 도에 도시되는 바와 같이 유전체 물질(16)은 예를 들면, 10 내지 15 ㎛ 두께로 형성되어 유전체 물질(65')의 상대적으로 두꺼운 층으로 될 수 있다. 인디움 등의 금속 캡(66')은 제 1 영역(11') 위에 형성되어 어레이(40')를 기밀 봉합하기 위해 봉합 영역(12')으로 확장된다.
또 다른 실시예가 전자 광학 패키지(70)의 구성요소들의 상대적인 위치를 도시하기 위해, 해체된 모양으로 제 13 도에 도시된다. 제 14 도는 제 13 도의 실시예를 완전한 전자 광학 패키지로 조립한 상태를 일부분을 절단하여 확대해서 도시한 것이다. 광학적으로 투명한 기판(71)과 이 위에 기밀 봉합된 LED 어레이 및 접속패드(73)가 도시된다. 광학적으로 투명한 기판(71)에 부가하여 실장 보드, 즉 구동 장치 기판(75)이 포함되는데 여기에는 상층의 주 표면에 다수의 구동장치 및 제어회로(77)들이 포함된다. 구동장치 및 제어 회로(77)는 일반적으로 실장 보드(75)의 상층 주 표면상의 전기적 접점으로 와이어 본드 되거나 범프 본드(bump bond)되는 반도체 칩들로 형성된다. 실장 보드(75)는 예를 들면, 편의적으로 FR4 등의 인쇄 회로 기판(PCB)이며, 접속 물질로는 C5 솔더 같은 솔더 가능한 금속물질인범프(78)를 포함하거나, 혹은 하층 주 표면상에 위치한 접속 핀(79)들을 포함한다. 어떤 특정한 응용에 있어서는 실장 보드(75)는 구동장치 기판이 될 수도 있으며, 혹은 상기 모든 구동장치와 그 내부에 집적된 구성요소간의 상호 결선을 포함하는 단일의 반도체 칩이 될 수도 있다. 광학적으로 투명한 기판(71)상의 접속패드(73)의 피치가 상대적으로 크기 때문에(혹은 그럴 가능성이 있기 때문에), 이 점에 있어서는, 상대적으로 큰 범프(78)이나 핀(79)이 사용될 수도 있다.
범프(78)는 상대적으로 전도성이 양호한 물질로 형성되며, 적어도 부분적으로는 용융되어 리셋 됨에 의해 양호한 물리적 접속을 형성할 수 있어야 한다. 이러한 목적으로 사용될 수 있는 물질로는 금, 구리, 솔더, 특정하게는 고온 솔더, 전도성 에폭시 등이 포함된다. 20 마이크론 직경의 원형 혹은 사각형의 접속/실장 패드 상에 80 마이크론까지의 높이를 가진 범프가 형성될 수 있다. 피치가 적은 경우에는, 10 마이크론 피치를 가진 5 마이크론 직경의 구리 범프가 높이 20 마이크론으로 형성된다. 또한 15 마이크론 직경의 금 범프가 30 마이크론의 피치로 높이 30 내지 45 마이크론으로 형성된다. 다른 호환성 있는 금속이 조립공정을 개선하기 위해 사용될 수도 있는데, 예를 들면 광학적으로 투명한 기판(71)의 접속패드(73)상의 금판작업, 혹은 도금처리 등의 공정이다.
제 15 도를 참조하면, 특정하고 소형의 가상 영상 디스플레이(80)의 예가 대략적으로 도시된다. 도파관 가상 영상 디스플레이(80)내에서, 영상 발생 장치(81)로서 본원 발명에 따른 집적된 전자 광학 패키지를 사용하고 있으며, 실 영상을 제공하기 위해 광 도파관(82)의 입구(inlet)에 고정되어 있다. 도파관(82)은 일반적으로 대향 측면(83,84 및 85,86)을 가진 평행사변형의 모양으로 형성된다. 측면(83)은 입구를 정의하며, 광선을 일반적으로 4개의 모든 측면에 의해 정의되는 광 경로를 따라, 장치(81)의 실 영상을 인접한 측면(85)의 소정의 영역으로 방향 짓는다. 3개의 회절렌즈(87,88,89)는 각각 인접한 측면(85,84, 및 86)을 따라 소정의 3개의 영역 상에 위치하며, 확대된 가상 영상은 측면(86)상의 출구(outlet)를 통해 관측된다. 이 특정한 실시예는 전체적인 크기가 실질적으로 감소되고 도파관의 물질들도 감소되어 무게와 사용된 물질이 감소된 디스플레이를 예시적으로 보여준다.
이상으로 기밀 봉합되어 유기체 타입의 LED가 용이하게 패키지에 탑재될 수 있는 개선된 집적된 전자 광학 패키지를 개시하였다. 또한 유기체 LED가 용이하게 탑재할 수 있는 개선된 내부결선 및 패키지의 구조와 기술도 개시되었다. 이 개선된 내부결선 및 패키지 구조와 기술은 패키지상의 크기에 대한 제한을 실질적으로 감소시킨다. 나아가서, 고밀도 정보 영상 디스플레이 장치 응용을 위한 2차원 유기체 LED 어레이를 제조하는 신규한 방법을 구비한 전자 광학 패키지도 개시되었다. 이 신규한 방법은 또한 유기체 LED에 영향을 미치지 않고 금속 에칭이 수행될 수 있는 유기체 LED 소자 패키지를 제공한다. LED 어레이가 주위의 습기와 여타 환경으로부터 기밀 봉합되고 공정 중에 손상이 거의 없거나 전무하기 때문에, 전자 광학 패키지는 크기가 작고 콤팩트할 뿐만 아니라 매우 향상된 신뢰성을 제공한다.
본원 발명의 특정한 실시예만을 기술하고 도시하였지만, 당업자에 의한 추가적인 수정과 개선이 가능하다. 따라서 본원 발명은 기술된 특정한 형태로만 제한되는 것은 아니라는 사실이 이해되기를 기대하며, 청구범위에서 본원 발명의 범주와 정신을 벗어나지 않는 모든 수정을 포괄하도록 의도하였다.
제 1 도는 본 발명에 따른 패키지에 사용되는 대표적인 기판(substrate)의 평면도.
제 2 도는 본 발명에 따른 제 1 도의 기판상에 제조된 집적된 전자 광학 패키지의 부분적으로 완성된 형태를 절단하여 확대한 단면도.
제 3 도는 제 2 도의 구조의 평면도.
제 4 도는 제 3 도의 일부분을 확대한 확대도.
제 5 도는 제 2 도와 유사하며 공정 방법의 부가적인 단계가 가해진 형태의 도시도.
제 6 도는 LED 어레이상의 단일의 유기물질 LED의 확대단면도.
제 7 도는 제 6 도와 유사한 LED 어레이의 평면도로 일부분을 절단하여 용이하게 볼 수 있도록 한 도면.
제 8 도는 제 5 도와 유사하며, 공정 방법의 부가적인 단계가 가해진 형태의 도시도.
제 9 도는 제 8 도에 도시된 구조를 일부분을 절단한 평면도.
제 10 도는 본 발명에 따라 부분적으로 완성된 패키지의 평면도.
제 11 도는 제 10 도의 패키지 완성후의 측면도를 도시한 도면.
제 12 도는 제 8 도와 유사하며, 공정 방법의 또 다른 부가적인 단계가 가해진 형태의 도시도.
제 13 도는 본 발명에 따른 패키지의 또 다른 실시예의 분해 투시도.
제 14 도는 제 13 도의 패키지를 조립된 상태에서 일부분을 절단한 단면도.
제 15 도는 본 발명에 따른 패키지를 실장한 가상 영상 디스플레이 장치의 측면도.
★ 도면의 주요부분에 대한 부호의 설명 ★
10 : 기판(substrate) 11 : 제 1 영역
12 : 봉합 영역 13 : 집적회로 실장 영역
15 : 전기적 리드 16 : 유전체 물질
18 : 도금처리 25 : 접속패드
Claims (5)
- 집적된 전자-광학 패키지(integrated electro-optical pakage)에 있어서,실질적으로 평탄한 표면을 가진 광학적으로 투명한 기판으로서, 기판 표면에 정의된 제 1 영역과, 상기 제 1 영역을 둘러싸고 기판 표면에 정의된 봉합 영역 (sealing area)과, 제 1 영역의 바깥쪽이며 봉합 영 역에 인접한 기판 표면에 정의된 집적회로 실장 영역(integrated circuit mounting area)을 가진, 상기 기판과;상기 실장 영역에 실장된 적어도 하나의 반도체 칩을 포함하는 전자 회로와;상기 전자 회로에 전기적으로 접속된 제 1 및 제 2 그룹의 전기적 리드로서 상기 제 1 및 제 2 그룹의 리드들은 실장 영역에서부터 봉합 영역을 통해 제 1 영역으로 확장되고, 각각의 상기 제 1 및 제 2 그룹의 각각의 리드는 제 1 영역에서 노출된 종단을 갖는, 상기 전기적 리드와 ;다수의 제 1 전극을 정의하도록 제 1 영역내의 지지하는 기판의 표면에 위치한, 다수의 평행하고, 측면으로 이격되며, 광학적으로 투명하고, 전기적으로 전도성 스트립으로서, 상기 다수의 전도성 스트립의 각각의 전도성 스트립은, 제 1 그룹의 전기적 리드내의 한 전기적 리드의 노출된 종단과 전기적으로 접촉되어, 다수의 전도성 스트립의 각각의 전도성 스트립이 제 1 그룹의 리드의 다른 리드와 전기적으로 접촉되어있는, 상기 전도성 스트립과;상기 다수의 전극의 각각의 관련된 제 1 전극과 결합하여 발광다이오드(LED)를 정의하도록, 상기 다수의 제 1 전극의 각각에 위치하는 전계 발광물질과;상기 다수의 전도성 스트립에 수직인 다수의 평행하고 측면으로 이격된 금속스트립을 정의하도록, 상기 전계 발광 물질위에 위치하는 금속층으로서, 상기 측면으로 이격된 금속스트립들은 발광 다이오드 각각에 대한 제 2 전극을 정의하고, 상기 다수의 금속스트립들중 각각의 금속스트립이 제 2 그룹의 리드들 중 서로 전기적 리드의 노출된 종단과 전기적 접속을 유지하여, 상기 다수의 금속스트립의 각각의 금속스트립은 제 2 그룹의 리드의 다른 리드와 전기전 접속을 유지하도록 하는, 상기 금속층과;제 1 영역을 기밀 봉합하도록, 제 1 영역 상층부에 위치하고 적어도 기판의 표면의 봉합 영역과 봉합 접촉을 유지하는 기밀 봉합을 구비하는 집적된 전자 광학 패키지.
- 집적된 전자 광학 패키지(integrated electro-optical pakage)에 있어서,실질적으로 평탄한 표면을 가진 광학적으로 투명한 기판으로서, 기판 표면에 정의된 제 1 영역과, 상기 제 1 영역을 둘러싸고 기판 표면에 정의된 봉합 영역(sealing area)과, 제 1 영역의 바깥쪽이며 봉합 영역에 인접한 기판 표면에 정의된 집적회로 실장 영역(integrated circuit mounting area)을 가진, 상기 기판과;상기 실장 영역에 실장된 적어도 하나의 반도체 칩을 포함하는 전자 회로와;상기 전자 회로에 전기적으로 접속된 제 1 및 제 2 그룹의 전기적 리드로서, 상기 제 1 및 제 2 그룹의 리드들은 실장 영역에서부터 봉합 영역을 통해 제 1 영역으로 확장되고, 각각의 상기 제 1 및 제 2 그룹의 각각의 리드는 제 1 영역에서 노출된 종단을 갖는, 상기 전기적 리드와;상기 봉합 영역에 위치하고 제 1 영역을 둘러싸는 유전체 물질로서, 상기 제 1 및 제 2 그룹의 전기적 리드들은 상기 유전체 물질에 의해 통과되고 그에 의해 절연되는, 상기 유전체 물질과;다수의 제 1 전극을 정의하도록 제 1 영역내의 지지하는 기판의 표면에 위치한, 다수의 평행하고, 측면으로 이격되며, 광학적으로 투명하고, 전기적으로 전도성 스트립으로서, 상기 다수의 전도성 스트립의 각각의 전도성 스트립은, 제 1 그룹의 전기적 리드내의 한 전기적 리드의 노출된 종단과 전기적으로 접촉된 종단을 갖고, 다수의 전도성 스트립의 각각의 전도성 스트립이 제 1 그룹의 리드들중 서로 다른 리드와 전기적으로 접촉되어 있는, 상기 전도성 스트립과;상기 다수의 전극의 각각의 관련된 제 1 전극과 관련하여 발광다이오드(LED)를 정의하도록, 상기 다수의 제 1 전극의 각각에 위치하는 전계 발광 물질과;상기 다수의 전도성 스트립에 수직인 다수의 평행하고 측면으로 이격된 금속스트립을 정의하도록, 전계 발광 물질위에 위치하는 금속층으로서, 상기다수의 평행하고 측면으로 이격된 금속스트립은 발광 다이오드 각각에 대한 제 2 전극을 정의하고, 상기 다수의 금속스트립의 각각의 금속스트립은 제 2 그룹의 리드내의 전기적 리드의 노출된 종단과 전기적 접속된 종단을 갖고, 상기 다수의 금속스트립의 각각의 금속스트립은 제 2 그룹의 리드들 중 서로 다른 리드와 전기적 접속을 유지하도록 하는, 상기 금속층과;제 1 영역을 둘러싸고 상기 봉합 영역내의 상기 유전체 물질의 표면에 위치하는 기밀 봉합 환(hermetic sealing ring)과;제 1 영역을 기밀 봉합하도록, 제 1 영역 상층부에 위치하고 상기 봉합 환과 봉합 접촉하는 기밀 커버를 구비하는 집적된 전자 광학 패키지.
- 집적된 전자 광학 패키지에 있어서,실질적으로 평탄한 표면을 가진 기판으로서, 그 표면에 정의된 제 1 영역을 가지는 기판과;다수의 제 1 전극을 정의하도록 제 1 영역내의 지지하는 기판의 표면에 위치한, 다수의 광학적으로 투명하고, 전기적으로 전도성인 스트립으로서 상기 다수의 전도성 스트립의 각각의 전도성 스트립은 패턴화된 인디움-틴-옥사이드(ITO) 층과 패턴화된 인디움-틴-옥사이드(ITO)층 상의 박막인 광학적으로 투명한 금속층을 포함하는, 전도성 스트립과;상기 다수의 전극들중 각 전극의 관련된 제 1 전극과 결합하여 발광다이오드(LED)를 정의하도록, 상기 다수의 제 1 전극의 각각에 위치하는 전계 발광 물질과;상기 전계 발광 물질 상층부에 위치하고 각각의 발광다이오드의 제 2 전극을 정의하는 다수의 금속스트립을 정의하는 금속층을 구비하는 집적된 전자 광학 패키지.
- 집적된 전자 광학 패키지를 제조하는 방법에 있어서,실질적으로 평탄한 표면을 가진 광학적으로 투명한 기판을 제공하는 단계와;상기 기판의 표면상에 제 1 영역과, 상기 제 1 영역을 둘러싸는 봉합 영역과, 상기 제 1 영역의 바깥에 위치하고 상기 봉합 영역에 인접한 집적회로 영역을 정의하는 단계와;상기 집적회로영역으로부터 상기 봉합 영역을 통해 상기 제 1 영역으로 확장되며, 각각의 제 1 및 제 2 그룹의 각 리드가 상기 제 1 영역에 노출된 종단을 가지는 제 1 및 제 2 그룹의 전기적 리드를 형성하는 단계와;다수의 제 1 전극을 정의하도록, 다수의 평행하고, 측면으로 이격되며, 광학적으로 투명하고 전기적으로 전도성인 스트립을 상기 제 1 영역내의 상기 지지하는 기판의 표면에 형성하고, 다수의 전도성 스트립 중 각각의 전도성 스트립이 제 1 그룹의 리드의 서로 다른 리드와 전기적으로 접속되도록 다수의 전도성 스트립의 각각의 전도성 스트립은 제 1 그룹의 전기적 리드내에서 전기적 리드의 노출된 종단과 전기적으로 접속하는 종단을 갖도록, 상기 전도성 스트립을 위치시키는 단계와;상기 다수의 제 1 전극중 각각의 관련된 제 1 전극과 결합하여 발광 다이오드를 정의하도록 상기 다수의 제 1 전극의 각각에 전계 발광 물질을 위치시키는 단계와;다수의 측면으로 이격되고 상기 다수의 전도성 스트립에 수직한 방향인 금속스트립을 정의하도록 상기 전계 발광 물질 상층부에 금속층을 위치시키는 단계로서, 상기 측면으로 이격된 금속스트립은 상기 발광 다이오드의 각각에 대해 제 2 전극을 정의하는, 상기 금속층을 위치시키는 단계;다수의 금속스트립의 각각의 금속스트립이 제 2 그룹의 리드들중 서로 다른 리드와 전기적으로 접촉되도록 상기 금속스트립의 각각의 종단을 상기 제 2 그룹의 리드들중 한 전기적 리드의 노출된 종단과 접속시키는 단계와;적어도 하나의 반도체 칩을 포함하는 전자 회로를 집적회로영역에 실장하고 각 그룹의 각각의 리드의 한 종단을 상기 전자 회로에 전기적으로 접속시키는 단계와;제 1 영역위로 기밀 봉합을 형성하고 적어도 기판의 표면의 봉합 영역과 봉합 접촉하는 단계를 구비하는 집적된 전자 광학 패키지의 제조방법.
- 집적된 전자 광학 패키지를 제조하는 방법에 있어서,실질적으로 평탄한 표면을 가진 광학적으로 투명한 기판을 제공하는 단계와;상기 기판의 표면상에 제 1 영역과, 상기 제 1 영역을 둘러싸는 봉합 영역과, 상기 제 1 영역의 바깥에 위치하고 상기 봉합 영역에 인접한 집적회로 영역을 정의하는 단계와;상기 집적회로영역으로부터 상기 봉합 영역을 통해 상기 제 1 영역으로 확장되는 제 1 및 제 2 그룹의 전기적 리드를 형성하는 단계로서, 각각의 제 1 및 제 2 그룹의 각 리드가 상기 제 1 영역에 노출된 종단을 가지는, 상기 제 1 및 제 2 그룹의 전기적 리드를 형성하는 단계와;다수의 제 1 전극을 정의하도록, 다수의 평행하고, 측면으로 이격되며, 광학적으로 투명하고 전기적으로 전도성인 스트립을 상기 제 1 영역내의 상기 지지하는 기판의 표면에 형성하여, 다수의 전도성 스트립 중 각각의 전도성 스트립이 제 1 그룹의 리드들 중 서로 다른 리드와 전기적으로 접속되도록 다수의 전도성 스트립의 각각의 전도성 스트립은 제 1 그룹의 전기적 리드내에서 전기적 리드의 노출된 종단과 전기적으로 접속하는 종단을 갖게 상기 전도성 스트립을 위치시키는 단계와;다수의 캐버티의 각각이 상기 다수의 제 1 전극들중 관련된 제 1 전극의 위에 놓이는 관계로 위치하도록, 상기 다수의 전도성 스트립과 지지하는 기판의 상층부 표면에 유전체 물질의 층을 위치시키고, 상기 유전체 물질의 층을 통하여 다수의 캐버티를 정의하는 단계와;관련된 제 1 전극과 결합하여 다수의 캐버티의 각각에 발광다이오드를 정의하도록, 관련된 제 1 전극상의 각각의 다수의 캐버티 내에 적어도 하나의 활성 에미터 물질의 층과, 하나의 저 일함수 금속의 층을 포함하는 전계 발광 물질을 위치시키는 단계;다수의 수평으로 이격된 금속스트립을 상기 다수의 전도성 스트립에 수직한 방향으로 정의하도록, 주변안정금속의 층을 캐버티 위에 봉합으로 위치시키는 단계로서, 상기 수평으로 이격된 금속스트립은 각각의 발광다이오드에 대해 제 2 전극을 정의하는, 상기 주변 안정 금속의 층을 위치시키는 단계;다수의 금속스트립의 각각의 금속스트립이 제 2 그룹의 리드들 중 서로 다른리드와 전기적으로 접촉되도록 상기 금속스트립의 각각의 종단을 상기 제 2 그룹들 중 한 리드의 전기적 리드의 노출된 종단과 접속시키는 단계와;적어도 하나의 반도체 칩을 포함하는 전자 회로를 집적회로영역에 실장하고 각 그룹의 각각의 리드의 한 종단을 상기 전자 회로에 전기적으로 접속시키는 단계와;상기 제 1 영역위로 기밀 봉합을 형성하고 적어도 상기 기판의 표면의 봉합 영역과 봉합 접촉하는 단계를 구비하는 집적된 전자 광학 패키지의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/417,360 US5650640A (en) | 1995-04-05 | 1995-04-05 | Integrated electro-optic package |
| US417,360 | 1995-04-05 |
Publications (2)
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