KR100389979B1 - 박막트랜지스터,및트랜지스터몸체와도전체사이의상호접속형성방법 - Google Patents
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Abstract
게이트 전극과 분리된 나란한 도전체를 형성함으로써 게이트 전극 위의 트랜지스터 몸체와 도전체 사이에 상호 접속이 형성된다. 도전체와 게이트 전극은 모두 이산화실리콘과 같은 유전 재료로 코팅된다. 이어서, 이산화실리콘층은 얇은 폴리실리콘으로 코팅되고, 포토리소그래피로 폴리실리콘층 및 이산화실리콘층을 관통하여 에칭되어 상기 도전체까지의 콘택트 홀이 형성된다. 폴리실리콘층은 포토리소그래피 공정에서 이산화실리콘층을 불순물들로부터 보호한다. 포토리소그래피 마스크가 제거된 후, 제 2 폴리실리콘층은, 폴리실리콘층을 코팅하고 콘택트 홀을 부분적으로 채우고, 결합 폴리실리콘층들과 도전체 사이의 콘택트를 형성하여, 제 1 폴리실리콘층 위에 증착된다. 이어서, 또한 결합 폴리실리콘층이 에칭되어 트랜지스터 몸체와 도전체 사이에 트랜지스터 몸체와 접속을 한정한다. 채널, 소스 및 드레인 전극들, 및 접속선들은 트랜지스터를 완성하기 위해 개별적으로 도핑된다. 이것은 제 1 트랜지스터의 소스 또는 드레인이 인접한 제 2 트랜지스터의 게이트 전극에 접속될 때 특히 유용하다.
Description
박막 트랜지스터들을 갖는 집적 회로들의 제작에 있어서, 트랜지스터와 인접 도전체 사이에 전기적인 상호 접속을 제공하는 것은 자주 필요로 한다. 이것은 몇가지 응용들에서 사용될 수 있다. 도전체는 인접 박막 트랜지스터의 소스, 드레인, 또는 게이트 전극이 될 수 있다.
이와 같은 상호 접속들은 현재, 박막 트랜지스터의 게이트 유전층을 오염시키는 방법으로 제작된다. 제 1a 도 내지 제 1e 도는 이와 같은 상호 접속들을 제작하기 위해 최근에 사용되는 방법을 도시한다. 제 1a 도에 도시된 바와 같이, 실리콘 웨이퍼(11)는 박막 트랜지스터로 형성될 게이트 전극(12)과 도전체(13)뿐만 아니라 (도시되지 않은) 적절한 장소에 벌크 트랜지스터들을 갖는다. 본 실시예에서, 도전체는 인접 트랜지스터의 게이트 전극, 소스 또는 드레인 전극이 될 수 있다. 블랭킷 이산화실리콘층(14)은 게이트 전극과 인접 도전체 위에 증착된다. 포토 레지스트층(15)이 산화층(14) 위에 덮이고, 콘택트 개구(16)가 형성된다. 이후, 산화층(14)이 에칭되고, 포토레지스트(15)가 제거되며 웨이퍼가 세정되어, 산화층(14)을 통과하여 도전체(13)까지의 콘택트(17)를 제공한다. 폴리실리콘층(18)이 증착된다. 이는 박막 트랜지스터 몸체를 형성하고, 도전체(13), 및 게이트 전극(12) 위의 폴리실리콘층(18)을 포토리소그래피로 한정하고 에칭하여 형성되는 트랜지스터 몸체(20)를 접속하는 콘택트(19)를 제공한다. 그리고, 스크린 산화층을 증착시키고 폴리실리콘을 주입하여, 박막 트랜지스터의 임계 전압을 원하는 대로 조절할 수 있다. 이후, 소스 및 드레인 전극들은 필요시 포토리소그래피에 의해 한정되고 도핑된다.
이 방법과 관련된 문제점은, 포토리소그래피 공정이 게이트 유전층에 불순물 들을 주입하여, 박막 트랜지스터의 성능을 열화시킨다는 것이다.
과거에, 이 문제는 단순히 몸체인 폴리실러콘을 증착하기 전에 실리콘 웨이퍼들을 세정하고, 폴리실리콘을 증착하기 전에 웨이퍼들을 공기에 노출시키는 시간을 제한함으로써 처리해왔다. 그러나, 이것은 다소 비효율적이고 상기 문제를 완전히 극복할 수 없음이 증명되었다.
본 발명의 요약
따라서, 본 발명의 목적은 산화 게이트 층이 포토리소그래피 및 관련된 세정 공정을 필요로 하지 않는 박막 트랜지스터 몸체와 도전체 사이에 폴리실리콘 상호 접속을 설정하는 방법을 제공하는 것이다.
본 발명애 따라, 폴리실리콘 상호 접속은 웨이퍼를 게이트 유전층으로 코팅 함으로써 게이트 전극 위치 박막 트랜지스터 몸체와 도전체 사이에 형성된다. 게이트 유전층은 폴리실리콘의 제 1 층으로 코팅된다. 이 제 1 층은 최종 폴리실리콘층 두께의 약 1/2이어야 한다. 이후, 포토레지스트 층이 제 1 폴리실리콘층에 증착되고 콘택트 개구가 도전체 위에 형성된다, 이후, 폴리실리콘 및 산화층들의 노출부가 에칭되어 도전체층까지 내려간다.
포토레지스트가 제거되어, 제 1 폴리실리콘층과 유전층을 관통하여 도전체까지 도달하는 콘택트 개구가 남겨진다. 이후, 제 2 폴리실리콘층이 제 1 층 위 및 콘택트 개구 내에 증착되어, 결합된 폴리실리콘층들과 도전체 사이에 연속적인 회로를 제공한다. 이 두 폴리실리콘층들 모두는 포토리소그래피로 한정되고 에칭되어 박막 트랜지스터의 소스, 드레인, 및 채널 영역과 접속선들을 형성한다. 이것은 도전체와 폴리실리콘 몸체 층 사이에 접속을 제공한다. 박막 트랜지스터에는 필요시 소스 및 드레인 전극들을 도핑하는 추가 공정이 수행되어, 다른 양상들을 제공할 수 있다.
본 발명의 목적들과 이점들은 다음의 상세 설명과 도면을 통해 설명된다.
상세한 설명
제 2 도에 도시된 바와 같이, 본 발명의 방법에 따라 박막 트랜지스터를 형성하기 위해서, 게이트 전극(22)과 인접 도전체(23)가 기판(21)의 표면 상에 형성된다. 일반적으로, 본 발명을 실시하는데 있어서, 기판(21)은 실리콘, 유리, 수정, 사파이어 또는 반도체용으로 사용되는 다른 기판이 될 수 있다, 일반적으로는 실리콘 웨이퍼들이 사용된다. 흔히, 이들은 벌크 트랜지스터들, 수직 분리층들을 갖는 상호 접속층들, 및 기타 다른 이미 형성된 것을 이미 가지고 있다.
제 2 도에 도시된 바와 같이, 게이트 전극(22)과 도전체(23)는, 도전층을 증착시키고, 게이트 전극(22)과 도전체(23)를 한정하기 위해 이 층을 포토리소그래피로 한정하고 에칭함으로써 형성된다. 도전체(23)는 또한 박막 트랜지스터에 접속될 필요가 있는 앞의 층일 수 있다.
게이트 유전층(24)은 도전체(23)와 게이트 전극(22) 두 부분들을 덮는 연속 층으로서 증착된다. 유전 재료(24)는 질화실리콘 또는 이산화실리콘과 같은 일반적인 절연 재료이면 어떤 것이든 가능하다. 이들은 저압 화학 기상 증착 또는 플라즈마 강화된 화학 기상 증착에 의해 증착될 수 있다. 이 막을 증착하는 바람직한 방법은 저압 화학 기상 증착이다. 바람직하게, 유전층은, 특별한 응용에 따라서, 1000Å 내지 약 1000Å의 두께를 갖는 이산화실리콘층이다. 증착 후, 유전층은 필요에 따라 어닐링될 수 있다.
그후, 연속적인 반도체층(25)이 증착되어 유전층(24)을 덮는다. 이 층은 트랜지스터 몸체로 사용하기에 적합한 반도체 재료이면 어떤 것이든 가능하다. 일반적으로는 다결정 실리콘이 사용된다. 원하는 응용에 따라서, 반도체층(25)의 특정 두께가 변할 수 있고, 이 층(25)의 두께는 박막 트랜지스터 몸체의 원하는 최종 두께의 약 1/2이어야 한다. 이점에 대해서는 이하 설명된다. 이 층은 저압화학 기상 증착과 같은 공지된 기술에 의해 증착되고, 폴리실리콘 또는 비정질 실리콘으로서 증착될 수 있고, 그후 약 650℃의 온도에서 어닐링되어, 폴리실리콘을 형성한다.
제 3 도에 도시된 바와 같이, 다음으로, 제 1 폴리실리콘층(25)을 덮는 포토레지스트층(26)이 증착된다. 그후, 도전체 바로 위에, 제 1 폴리실리콘층(25)의 일부분을 노출시키는 콘택트 개구(27)를 갖는 포토레지스트 이미지를 형성하기 위해 포토리소그래퍼 처리된다.
적절한 포토레지스트 재료의 선택은 선택 사항이다. 상업적으로 유용한 포토레지스트 재료들이 이용될 수 있고, 예를 들면, Hoechst Celanese사 또는 Shipley 사로부터 구매할 수 있다.
제 1 폴리실리콘층(25)의 노출부는 플라즈마 에칭기를 사용하여 에칭된다. 이는 유전층의 일부분(29)을 차례로 노출시킨다. 이는, 예를 들어, 헥사플르오르화실리콘, 클로라인 및 다이플르오르화메탄의 분위기에서 행해질 수 있다. 이 동일한 에칭 화학 반응은 유전층(24)의 실질적으로 노출된 부분(29)을 에칭하여 콘택트 개구(30)를 도전체(23)에 제공하기 위해 채용된다. 이후, 포토레지스트 층(26)의 마스킹 부분들은 적절한 솔벤트 또는 산 용액, 또는 바람직하다면 산소 플라즈마를 사용하여 제거된다. 웨이퍼가 세정되어 제 4 도에 도시된 콘택트 개구(30)를 갖는 구조를 제공한다.
제 5 도에 도시된 바와 같이, 제 2 폴리실리콘층(31)이 초기 폴리실리콘층(25)의 노출면 위에 증착된다. 이 연속적인 층은 콘택트 개구(30)로 확장되고 도전체(23)의 노출부(33)를 코팅하여, 도전체(23)로부터 결합된 폴리실리콘층들(25, 31)에 전기적인 통로를 제공한다. 결합 폴리실리콘층인 제 1 폴리실리콘층(25)과 제 2 폴리실리콘층(31)의 결합 두께가 본 발명에 사용되는 박막 트랜지스터 몸체에 필요한 특성들을 제공하기에 효과적인 두께를 갖도록, 증착층(31)의 두께가 선택된다. 전형적으로, 이것은, 예를 들어, 총 두께가 100 내지 3000Å 이상일 수 있고, 이 특정 두께는 특정 응용에 따라 폭넓게 변할 수 있지만, 일반적으로 총 두께가 약 500Å인 것이 적당하다. 이 제 2 층은 또한 비정질 실리콘의 형태로 증착되어, 결정화시키기 위해 어닐링될 수 있다. 폴리실리콘 트랜지스터 몸체를 형성하는 바람직한 방법은, 트랜지스터 몸체 층의 제 1 및 제 2 부분들을 비정질 실리콘 형태로 증착시키고, 제 2 부분이 증착된 후 웨이퍼를 어닐링하여 단일 폴리실리콘층을 형성하는 것이다.
이 제품은, 제 6 도에 도시된 바와 같이, 결합 폴리실리콘층을 포토리소그래피로 한정하고 에칭함으로써 가공 처리되어, 게이트 전극(22) 위에 게이트 유전체(24)에 의해 분리된 박막 트랜지스터 몸체(36)를 형성한다. 이것은 또한 콘택트 개구(30)와 도전체(23)로부터 박막 트랜지스터 몸체(35)에 이르는 접속선(37)을 제공한다. 형성된 트랜지스터 몸체는, 원할 경우, 필요한 소스, 드레인 및 채널들을 형성하기 위해 적절히 도핑함으로써 더 가공 처리된다. 이들은 모두 표준 트랜지스터-형성 기술들에 의해 형성된다.
본 발명은 특히 인접하는 박막 트랜지스터들 사이에 접속을 제공하도록 적응될 수 있으며, 여기서, 결합된 도전체층 부분은 박막 트랜지스터의 드레인 전극이고, 도전체(23)는 다른 트랜지스터의 게이트 전극에 접속된다.
더 상세한 실시예에서, 본 발명을 실행하기 위한 단지 예시적인 다음 절차에 따라 트랜지스터가 형성될 수 있다.
벌크 트랜지스터들, 상호 접속선들, 적절한 위치의 격리 및 콘택트 홀 개구를 갖는 실리콘 웨이퍼의 상부에 500Å의 폴리실리콘을 증착시킨다.
웨이퍼를 포토레지스트 재료로 코팅하고, 포토마스크로 스테퍼 상의 포토레지스트를 정렬시켜 노출시킨 후, 포토레지스트를 현상한다. 이것은 폴리실리콘이 게이트 전극과 도전체 전극으로서 남게될 웨이퍼의 부분들에서만 포토레지스트를 남겨둘 것이다. 다음으로, 폴리실리콘을 에칭하고, 이어서 산소 플라즈마 중에서 포토레지스트를 제거하여, 웨이퍼를 세정한다.
웨이퍼 위에 500Å의 이산화실리콘을 증착시킨다. 10분 동안 850℃의 산소 중에서 어닐링한다. 이산화실리콘층을 250Å의 비정질 실리콘으로 코팅한다. 비정질 실리콘층을 포토레지스트로 코팅하고 마스크로 포토레지스트를 정렬 및 노출 시킨 후 포토레지스트를 현상하여, 도전체로의 콘택트 홀이 위치될 곳을 제외한 비정질 실리콘층을 포토레지스트가 덮도록 한다. 비정질 실리콘 및 산화층을 에칭하여 콘택트 홀을 형성한다. 산소 플라즈마 중에서 포토레지스트를 제거하여 웨이퍼를 세정한다.
다음에, 노출된 실리콘층 위에 250Å의 비정질 실리콘을 증착하고 비정질 실리콘을 폴리실리콘으로 변환하기 위해 10시간 동안 650℃의 질소 중에서 어닐링한다. 웨이퍼를 포토레지스트로 코팅한다. 접속선들뿐만 아니라 박막트랜지스터들의 채널들, 소스들 및 드레인들이 요구되는 장소들에서만 웨이퍼의 제일 위에 포토레지스트를 남겨두는 포토마스크를 이용하여 스테퍼 상의 포토레지스트를 정렬하여 노출시킨다. 폴리실리콘을 에칭한 다음, 산소 플라즈마 중에서 잔류 포토레지스트를 제거하여 웨이퍼를 세정한다. 웨이퍼의 제일 위에 100Å의 산화물을 증착시키고, 필요하다면, 박막 트랜지스터의 임계 전압을 조정하기 위해 웨이퍼에 불순물을 주입한다, 소스 및 드레인 전극들 및 접속선들은 이들의 도전율을 증가시키기 위해 마스크된 주입 수단에 의해 선택적으로 도핑된다.
이로써 박막 트랜지스터의 형성은 종료되고, 웨이퍼가 세정되어 다음 공정을 위해 준비된다.
이것은 단지 본 발명을 실시하기 위한 예시적인 특정 실시예이며, 특히, 요구되는 박막 트랜지스터 및 도전체에 따라 변할 수 있다.
본 발명의 방법은 유전층이 포토리소그래피 공정에 의해 오염되지 않는 박막트랜지스터를 제공한다. 이것은 트랜지스터 몸체를 형성하는 층이 제 2 전극 또는 도전체에 대한 접속부를 형성할 때는 언제든지 사용될 수 있다. 전체적으로, 이 방법은 트랜지스터의 오염을 줄이고 신뢰성을 증대시킨다.
본 발명을 실시하는 지금까지 알려진 최선의 실시형태에 따라 본 발명을 설명하였다. 그러나, 본 발명은 첨부된 청구범위에 의해서만 한정된다.
제 1a 도 내지 제 1e 도는 박막 트랜지스터들을 형성하는 종래 기술의 공정을 도시하는 단면도.
제 2도는 본 발명의 제 1 단계를 도시하는 단면도.
제 3 도는 본 발명에서 사용되는 제 2 단계를 도시하는 단면도.
제 4 도는 본 발명에서 사용되는 제 3 단계를 도시하는 단면도.
제 5도는 본 발명에서 사용되는 제 4단계를 도시하는 단면도.
제 6 도는 본 발명에 따라 제작된 박막 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 실리콘 웨이퍼 12, 22 : 케이트 전극
13, 23 : 도전체 15, 26 : 포토레지스트
16, 27, 30 : 콘택트 개구 17, 19 : 콘택트
18, 25, 31 : 폴리실리콘층 20, 36 : 트랜지스터 몸체
21 : 기판
Claims (16)
- 도전체와 게이트 전극이 반도체 기판 위에 증착되고, 상기 게이트 전극 위의 트랜지스터 몸체와 상기 도전체 사이에 상호 걱속을 형성하는 방법에 있어서,상기 도전체와 상기 게이트 전극을 덮는 연속적인 절연층을 증착하는 증착 단계;상기 게이트 전극과 상기 도전체의 적어도 일부분을 덮는 제 1 폴리실리콘층을 상기 절연층 상에 증착하는 증착 단계;상기 제 1 폴리실리콘층과 상기 절연층을 통해 상기 도전체에 이르는 콘택트 개구를 형성하는 단계; 및상기 제 1 폴리실리콘층 위 및 상기 도전체에 이르는 상기 콘택트 개구 내에 제 2 연속적인 폴리실리콘층을 증착하여, 상기 도전체로부터 상기 게이트 전극 위의 상기 제 1 연속적인 폴리실리콘층에 이르는 전기 접속을 제공하는 결합 폴리실리콘층을 제공하고, 상기 도전체에 접속된 상기 게이트 전극 위의 트랜지스터 몸체를 확정하기 위해 상기 폴리실리콘층들 부분들을 제거하는, 상기 제 2 연속적인 폴리실리콘층을 증착하는 단계를 포함하는, 상호 접속 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리실러콘층은, 제 1 비정질 실리콘층을 증착한 다음, 폴리실리콘을 형성하기 위해 상기 제 1 비정질 실리콘층을 어닐링함으로써 형성되는, 상호접속 형성 방법.
- 제 2 항에 있어서,상기 제 2 폴리실리콘층은, 제 2 비정질 실리콘층을 증착한 다음, 폴리실리콘을 형성하기 위해 상기 제 2 비정질 실리콘층을 어닐링함으로써 형성되는, 상호 접속 형성 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 비정질 실리콘층을 동시에 어닐링하는, 상호 접속 형성 방법.
- 제 1 항에 있어서,상기 도전체는 박막 트랜지스터의 게이트 전극인, 상호 접속 형성 방법.
- 제 1 항에 있어서,상기 도전체는 트렌지스터의 소스 전극인, 상호 접속 형성 방법.
- 제 1 항에 있어서,상기 도전체는 트랜지스터의 드레인 전극인, 상호 접속 형성 방법.
- 제 2 항에 있어서,상기 콘택트 개구는 포토리소그래피 마스크를 사용하여 상기 제 1 비정질 실리콘층의 일부를 포토리소.그래피로 한정하고 에칭함으로써 형성되고, 상기 제 1 비정질 실리콘층은 상기 포토리소그래피 마스크를 상기 유전층으로부터 분리시키는, 상호 접속 형성 방법.
- 제 1 항에 있어서,상기 결합 폴리실리콘층의 부분들은, 상기 트랜지스터 몸체를 형성하기 위해, 상기 폴리실리콘층을 포토리소그래피로 한정하고 에칭하여 제거되는, 상호 접속 형성 방법.
- 제 1 항의 방법에 따라 제작된 박막 트랜지스터.
- 제 2항의 방법에 따라 제작된 박막 트랜지스터.
- 제 3 항의 방법에 따라 제작된 박막 트랜지스터.
- 제 4 항의 방법에 따라 제작된 박막 트랜지스터.
- 제 5항의 방법에 따라 제작된 박막 트랜지스터.
- 제 6 항의 방법에 따라 제작된 박막 트랜지스터.
- 제 7 항의 방법에 따라 제작된 박막 트랜지스터.
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