KR0157980B1 - 반도체 디바이스 제조방법 - Google Patents

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도미니쿠스 요셉 베르하르 로베르투스
데 브루인 린데르트
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프레데릭 얀 스미트
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

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Description

반도체 디바이스 제조 방법
제1도 내지 제5도는 본 발명의 방법에 따른 제1실시예를 설명하기 위한 반도체 디바이스의 부분 단면도.
제6도는 본 발명에 따른 방법의 제2실시예를 설명하기 위한 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 본체 3, 4 : 디바이스 영역
9, 12a, 12b : 절연 영역 11 : 접속부
20 : 유기층 21 : 개구
30 : 마스킹층 31 : 윈도우
40 : 전도성 기둥
본 발명은 하나의 주요면 인접부에 절연 영역과 경계를 이루는 디바이스 영역을 갖는 반도체 본체를 제공하는 단계와, 상기 하나의 주요면상에 유기층을 형성하기 위하여 유동질의 유기물을 부착함으로서 디바이스 영역에 전기 접속부를 제공하는 단계와; 디바이스 영역의 접속부를 노출시키는 개구를 형성하기 위하여 상기 유기층을, 하층의 디바이스와 절연 영역에 대해 마스킹층내의 윈도우를 통해서 선별적으로 에칭하는 단계와, 개구내에 접속부와 접착된 전도성의 기둥을 형성하도록 전기 전도체를 부착하는 단계를 구비한 반도체 디바이스 제조 방법에 관한 것이다.
유럽특허 EP-A-0195977에는 상기의 방법에 관하여 기재하고 있다. 상기 특허에서 유기층을 형성하는 유동질은 한 주요면까지 확포되어서 비교적 평면을 제공하는 중합체층을 구비하고 있다. 산화층은 중합체층상에 제공되고, 중합체 층상에는 수용액 또는 건조 에칭제를 이용하여 에칭시킨 유기층을 통해서 마스킹층을 형성하는 광감지 층이 놓인다. 그후 WF6과 H2를 이용한 화학 증착(CVD)를 통해서 에칭된 개구내에 전도성 기둥을 형성하기 위해 텅스텐이 선택적으로 부착된다. 핵 형성층이 예컨대 리프트-오프(life-off)기법을 써서 텅스텐 부착을 용이하게 하기 위해 개구내에 설치할 수도 있다. 전도성 기둥이 형성된 후에는 부가적인 중합층이 표면상에 확포된 후 상기와 같은 단계가 반복된다. 유럽특허 EP-A-0195977 의 제8도에서는 제2금속 레벨로 2개 이상의 기둥의 상호 접속을 양호하게 하기 위해, 핵 형성층이 제1중합체층 표면상에 텅스텐의 선택적 부착을 위해 필요하다. 이러한 과정은 금속 레벨수에 따라 1회 이상 반복되어야 한다. 이러한 방법은 여러개의 전도성 기둥을 서로 분리시키는 절연체를 제공하기 위해 확포 중합체층에 이용되어서 소정의 전기 접속부를 만든다. 그러나 중합체는 크랙킹이나 접촉 오염되기 쉬워서, 양호한 절연을 행할 수 없기 때문에 단락회로가 발생할 가능성이 있다.
본 발명에 따른 반도체 디바이스의 제조 방법에 따르면, 하나의 주요면 인접부에 절연 영역과 경계를 이루는 디바이스 영역을 갖는 반도체 본체를 제공하는 단계와, 상기 하나의 주요면상에 유기층을 형성하기 위하여 유동질의 유기물을 부착함으로서 디바이스 영역에 전기 접속부를 제공하는 단계와, 디바이스 영역의 접속부를 노출시키는 개구를 형성하기 위하여 상기 유기층을, 하층의 디바이스와 절연 영역에 대해 마스킹층내의 윈도우를 통해서 선별적으로 에칭하는 단계와, 개구내에 접속부와 접착된 전도성의 기둥을 형성하도록 전기 전도체를 부착하는 단계를 구비하고, 전도성 기둥이 노출되도록 유기층을 제거하는 단계와, 상기 기둥을 덮도록 절연층을 제공하는 단계와, 기둥의 상부면이 노출되도록 절연층을 에칭하는 단계와, 상기 기동에 접속되도록 전도체를 부착하는 단계를 특징으로 한다.
본 발명의 목적은 상기와 같은 문제들을 해결함과 동시에, 디바이스 영역과 양호한 전기 접속을 가능하게 하는 반도체 디바이스 제조 방법을 제공하는데 있다.
본원에서 사용될 용어 유동성 유기질은 예컨대 탄소 함유 플라즈마 등으로 용이하게 에칭이 가능한 탄소 함유 중합체를 의미한다.
본 발명의 방법에 의하면 중합체같은 유동성 유기질을 이용할 수 있는 장점이 있기 때문에, 유동성 유기 절연재의 부착은 하층의 디바이스 및 절연 영역에 대해 개구를 선택적으로 에칭시킬 수 있다. 따라서, 예컨대 기둥과 접하는 절연 게이트와 디바이스 영역간에 단락 회로가 발생할 염려없이 하층 재질의 극소량만이, 개구가 게이트 절연부(또는 필드 산화물)상에 중복되도록 개구의 에칭에 의하여 제거되며, 절연층으로서 중합체와 같은 유동성 재질이 사용될 때에 야기될 수 있는 크래킹 또는 접촉 오염등의 문제를 방지할 수 있다.
또한, 본 발명의 방법을 사용하며 전도성 기둥과 접속되는 전도체가 기둥상에 직접 부착되기 때문에 위치 정렬 문제를 해소할 수 있으며, 설계에 따라 패턴화할 수 있어서 기둥과의 양호한 접속이 보증된다.
반도체 디바이스가 실리콘 디바이스이고, 선택적으로 부착된 전도체가 텅스텐인 경우에, 비결정 실리콘층 또는 티타늄 텅스텐 합금같은 핵 형성층은 접속부상의 전도성 기둥의 성장을 용이하게 하기 위해서, 유동성 유기질을 부착하기 전에 하나의 주요면상에 설치되며, 이것은 핵 형성층의 노출부분이 유기층의 제거후에 제거되기 때문에 단락회로 발생의 염려는 없다.
일반적으로 본 발명의 방법에 있어서 마스킹층은 실리콘 산화물, 실리콘 질화물, 보로포스포실리사이트(borophosphosilicate) 글래스 및 스핀-온-글래스로부터 선정된 것이 재질층으로 정해지며, 유기층은 접속부를 노출시키는 개구가 정확하게 정의되고 직선적인 측벽을 갖도록 하는 반응성 이온 에칭 기법을 이용하여 마스킹층을 통해서 에칭된다. 상기의 직선적인 측벽의 형상은 개구가 폭 또는 직경이 1 마이크로미터 보다도 작은 고도의 집적화에 특히 중요한 것이다.
절연층은 실리콘 산화물층을 증착시키고, 평면을 제공하기 위해 실리콘 산화물 층상에 레지스트를 부착하고 그후 부가층을 에칭하며, 그후 실리콘 산화물과 레지스트를 동일 비율로 에칭하여서 전도성 기둥의 상부면 노출부를 비교적 평면으로 제공하는 과정으로 제공된다. 그리하여 비교적 평면 형태의 절연층은 중합체같은 유동성의 유기질 보다 크랙킹과 접촉오염이 적은 양호한 절연 특성을 갖는 절연재로 형성된다.
첨부도면을 참조하여 본 발명의 실시예를 이하에서 설명한다.
첨부된 도면들은 정확한 척도법에 근거해서 작도된 것이 아니라 개략적으로 그린 것이다. 특히 층 또는 영역의 두께와 같은 특정의 규격에 대해서는 확대 도시한 반면, 그밖의 규격은 축소하였다. 각 도면들에서 동일 부분으로 표시되는 구성 부품에는 동일한 도면 부호를 부여하였다.
제1도 내지 제5도에서 도시한 도면에는, 반도체 디바이스의 제조 방법을 도시한 것으로서, 하나의 주요면(1a)에 인접해서 절연영역(9, 12a, 12b)과 경계를 이루는 디바이스 영역(3, 4)를 갖는 반도체 본체(1)가 설치되고, 상기 주요면상에 유기층(20)을 형성하도록 유동성의 유기물을 인가함으로서 디바이스 영역과의 전기 접속부가 제공되고, 유기층(20)상에 마스킹층(30)을 한정하고, 디바이스 영역(3, 4)의 접속부(11)를 노출시키는 개구(21)를 형성하도록 유기층(20)을 마스킹층(30)내의 윈도우를 통해서 하층 디바이스 및 절연 영역에 대해 선택적으로 유기층(20)을 에칭하고, 접속부(11)와 접속된 개구내에서 전도성 기둥(40. 제2도)을 형성하도록 전기 전도재(예. 텅스텐)을 부착하는 과정이 도시되어 있다.
본 발명에 따르면, 제3도에 도시된 바와같이, 전도성 기둥(40)을 노출하도록 유기층을 제거하고, 기둥(40)상에 절연층(50)을 제공하고, 기둥의 상부면(41)이 노출되도록 절연층을 에칭하고, 기둥(40)과 접속된 전도체(60)가 부착되어 있다.
중합체와 같은 유동성의 유기물을 이용하는 본 발명의 방법으로 인한 장점은, 유기물의 부착이 개구(21)를 선별적으로 에칭하는 것이 가능하여서, 하층의 디바이스 및 절연 영역을 구성하는 물질의 극소량만이 개구(21)의 에칭시에 제거되기 때문에, 중합체와 같은 유동질이 절연층으로 사용할 때 발생할 수도 있는 크랙킹이나 접촉 오염등의 문제들을 해결할 수 있다.
제1도에 도시된 반도체 디바이스는 주요면(1a)에 인접해서, 위치한 비교적 도핑 농도가 낮은 전도형(예. P형)의 도핑 영역(2)을 가지며, 주요면(1a)에 인접해서는 도핑 농도가 큰 전도형(예. N형) 디바이스 영역(3, 4)을 갖는다. 제1도에서는 디바이스 영역(3, 4)을 2개만 도시하였지만, 반도체 본체(1)에는 수많은 디바이스 영역을 갖는다. 본 실시예에서 디바이스 영역(3, 4)은 절연형 게이트 전계효과 트랜지스터(IGFET)들을 형성하도록 주요면(1a)상에 놓인 절연 게이트 구조체(5)와 연결된다. 디바이스 영역(3, 4)은 n-전도형의 n-채널 IGFET로 되어 있다. 그러나 이 분야의 통상의 지식을 가진 사람이라면, 반도체 본체는 CMOS 집적 회로를 형성하도록 p-채널 IGFET를 갖게할 수도 있을 것이다.
상기의 디바이스는 통상적인 실리콘 국부 산화(Local oxidation of siliconi LOCOS) 기법 필드 산화 패턴(제1도에서 절연 영역(9)부분)을 정한후에, 주요면(1a)상에 게이트 산화층을 성장시키는 통상적인 방식으로 절연 게이트(5)를 형성하고, 게이트 산화층에 도핑된 다결정 실리콘층을 설치함으로서 반도체 본체(1)내에 형성시킬 수 있다. 도핑된 다결정 실리콘층은, 예컨대 실리콘 산화물이나 실리콘 질화물로된 절연 영역(12a)으로 국부적으로 피복된다. 디바이스 영역(3, 4)의 도핑 농도가 낮은 확장 영역(3a, 4a)은 절연 게이트(5)를 규정하는 통상적인 포토리소그래픽 및 에칭 기법으로 패터링을 행한후에, 마스크로서 절연게이트(5) 및 필드 산화물 패턴(9)을 이용한 자체 정렬(self-aligned) 방식으로 형성한다.
그후, 실리콘 산화물 또는 실리콘 질화물층(12)은 CVD 기법으로 증착되며, 공지의 애니소트로픽 에칭 처리를 사용하여 절연 게이트(5)의 측벽상에 절연 스페이서 영역(12b)을 제공하도록 에칭된다. 절연 피복 영역(12a)은 절연 게이트(5)와 디바이스 영역(3, 4)사이에서 연속 금속화에 의한 단락의 발생을 저지하고, 디바이스 영역(3, 4)의 접속부(11)를 노출시키기 위하여 절연 게이트(5)를 피복하고 있다. 제1도의 절연 게이트(5)는 국부 절연 피복 영역(12a)과 절연 스페이서 영역(12b)으로 피복되어 있다. 그러나, 디바이스의 그밖의 절연 게이트(도시하지 않음)는 절연 피복 영역(12a)이 설치되지 않는다.
절연 스페이서 영역(12b)이 형성된 후 디바이스 영역(3, 4)의 고농도 도핑 영역(3b, 4b)이 마스크로서 절연 게이트(5), 스페이서 영역(12b), 필드 산화 절연 영역(9)을 사용한 통상적인 자체 정렬 방식으로 형성된다.
디바이스 영역(3, 4)과의 저항 접촉을 향상시키기 위해서, 예컨대 티타늄 또는 코발트 실리사이드 등의 실리사이드 영역(8)이, 노출된 실리콘 표면상에 티타늄과 코발트를 부착한 후 가열시키는 공지된 방법으로 디바이스 영역(3, 4)의 표면에 형성되어진다.
제1도에 도시된 구조에는 전기 접속부가 만들어질 보조 구조체(10)를 갖는다.
유동질은 표면 구조에 따른 평균 두께로 중합체층(20)를 따라 주요면(1a)상에 흐른다. 본 실시예에서 피치는 1.2㎛, 절연 게이트(5)의 폭은 0.55㎛, 절연 게이트(5) 및 절연 피복 영역(12a)으로 정의되는 계단의 높이는 0.5㎛(절연 피복 영역(12a)의 두께는 약 0.2㎛), 중합체는 0.7㎛이다. 중합체층(20)은 약 400℃에서 약 30분 동안에 경화된다.
마스킹 층(30)은 저온에서 부착된다. 마스킹층(30)은 약 300 내지 350℃ 플라즈마 고양 CVD 과정으로 저온에서 형성된, 저온 산화물, 저온 보로포스포실리사이티드 글래스 또는 실리콘 질화물일 수 있다. 그밖에도 스핀-온-글래스(spin-on-glass)도 마스킹층을 형성하는데 사용할 수 있다.
마스킹층(30)은 접속부(11) 전체에 걸쳐 윈도우(31)를 제공하기 위해 통상적인 포토리소그래픽 및 불소를 기초로 한 에칭 기법을 이용하여 패턴화된다.
제1도에서 가상선으로 표시한 바와같이 윈도우(31)를 통해 노출된 중합체의 제1절연층(20)은 접속부(11)를 노출시키는 개구(21)를 형성하기 위해서 적당한 애니소트로픽 에칭 처리로 에칭한다. 본 실시예에 있어서의 반응성 이온 에칭 처리는 에칭 비율을 가속시키고 중합체의 잔유물을 제거하기 위하여 소량의 불소가 함유된 산소 플라즈마를 이용한다. 사용되는 전체 불소량은 마스킹층(30)에 대해서 유기층(20)을 선별적으로 양호하게 에칭시키는 방식으로 조정된다.
전도성 기둥(40)은 마스킹층(30)상이 아닌 노출 실리콘 또는 실리사이드 표면 영역상에 텅스텐이 부착시키는 선택적인 처리를 이용하여 개구(21)를 텅스텐으로 채움으로서 형성한다. 텅스텐은 EP-A-0195977 에 기재된 바와같은 WF6및 H2를 이용하거나 또는 실란을 함유한 WF6을 이용한 적당한 화학 증착 기법을 이용하여 부착할 수도 있다.
또한, 비선택 증착 처리가 이용되어질 수 있으며, 부착된 텅스텐 층은 개구(21)에서 전도성 기둥(40)이 나가는 유기층(20)을 노출시키도록 역방향으로 에칭된다. 이것은 소위 선택 부착부의 네일-헤드(nail-heads)특성의 형성없이도 보다 균일한 기둥 형태를 구할 수 있는 장점이 있다. 물론 텅스텐 이외의 전도체를 전도성 기둥(40)을 형성하는데 이용할 수도 있다.
절연 스페이서 영역(12b)의 표면상에 텅스텐 기둥의 높이를 구하기 위하여, 예컨대 비결정 실리콘이나 티타늄-텅스텐 합금층 등의 핵 형성층(13. 도면에서 가상선으로 표시) 유동질의 유기층(20) 부착 이전에 구조체(10)상에 부착된다. 이러한 핵 형성층은 접속부(11)와 텅스텐간의 접속을 용이하게 한다. 유기층(20)을 형성하기 위하여 중합체와 같은 유동질의 유기물의 사용은 유기층 표면이 비교적 평면 형태임을 의미하며, 전도성 기둥(40)이 블랭킷 증착 기법으로 형성된 경우에 평판면상에 놓이는 상부면(41)을 가짐을 의미한다. 그러나 중합체는 크래킹과 접촉 오염의 영향을 받기 쉬워서 양호한 절연층을 형성할 수 없다. 따라서, 전도성 기둥(40)을 형성하기 위한 텅스텐의 선택적인 부착을 한후에, 유기층(20)과 마스킹층(30)은 예를들면 HF 용액으로 화학 에칭을 행하거나 또는 붕소 분위기에서 마스킹층(30)을 제거하기 위해 플라즈마 에칭을 사용하거나, 중합체층(20)을 제거하기 위해 HNO3, H2N2를 이용한 산소 플라즈마 에칭 기법 혹은 수용액 화학 에칭 기법등을 이용하여 제거시킬 수 있다. 이러한 방법은 텅스텐 기둥(40)과 산화물에 대해서 중합체층을 매우 선별적으로 제거할 수 있는 장점이 있다.
부착층(13)이 형성된 곳에, 노출부는 중합체층(20)을 제거한 후에 통상적인 방식으로 제거되어 진다. 따라서 중합체층의 제거는 전체 표면, 특히 절연 스페이서 영역(12a)까지 확장된 핵 형성층(13)의 사용을 가능하게 한다. 그리하여 절연 영역(12b)과 필드 산화 절연 영역(9)은 실리콘 산화물같은 절연체까지 텅스텐의 연장을 가능하도록 피복된다. 실리콘 산화물은 중합체층(20)이 전도성 기둥(40)의 형성후에 일정 위치내에 유지되는 경우에 단락 회로를 유발하지 않고 인접한 전도성 기둥(40)을 피복시키도록 한다. 제3도는 중합체층이 제거된 후에, 전도성 기둥(40)의 하부에서 핵 형성층의 나머지 부분(13a)을 갖는 구조를 도시하고 있다.
제4도에 도시된 부가 절연층(50)은 하나의 주표면상에 전체 구조를 피복하도록 설치된다. 본 실시예에서 부가 절연층(50)은 예컨대 데트라-에틸-오소-실리사이트(TEOS)를 이용한 절연층(51)을 첫번째로 증착함으로서 형성한다. 상기 절연층은 표면의 등고선을 따라서 평판(52a)을 제공하는 유동질인 광 감지성 레지스트층(52)에 부착된다. 부가 절연층(50)은 CF4/O2플라즈마같은 에칭제로서, 노출된 기둥(40)의 상부면(41)까지 광감지 레지스트층과 실리콘 산화물층을 동일 비율로 에칭한다. 제4도에서 점선은 에칭을 행한후의 부가층(50) 표면을 도시하고 있다. 따라서 에칭 처리는 광 감지 레지스트층을 완전히 제거시켜서, 전도성 기둥(40)이 절연층(51)의 나머지 부분(51a)과 경계로 이루는 평면을 남긴다. 이러한 평면성은 중합체를 절연제로서 사용할 때 발생할 수도 있는 크래킹이나 접촉 오염등의 문제를 방지시킨다. 그후 알루미늄 같은 전도체(60)가 전도성 기둥과 접촉되도록 부착된다. 또한 전도체는 통상적인 포토리소그래픽 및 에칭 기법을 이용하여 전도성 기둥간의 전기 배선을 위하여 패턴화한다.
제6도는 전기 전도체(60)가 2개의 전도성 기둥(40)과 접속을 이루는 분리된 전도성 트랙(60a, 60b)를 정의하도록 패턴화되었다. 이러한 배열은 디바이스 영역(3, 4)이 동일한 IGFET의 소오스 및 드레인 영역을 형성할 때 바람직하다.
제6도에서 금속 레벨(60)은 실리콘 산화물층과 같은 다른 절연층으로 피복된다. 실리콘 산화물층(70)은 금속 레벨(60)과 접촉하는 또다른 금속 레벨을 통해서 개구(71)를 정하기 위해 연속적으로 패턴화된 것이다. 제1도 내지 제5도를 참조하여 설명한 상기 방법은 2개의 금속 레벨에 대한 소정의 전도 트랙사이에 전기 접속을 가능하게 하며, 제6도에 있어서 또다른 중합체층(20a)과 피복 마스킹층(30a)이 다른 절연층(70)의 표면상에 제공되며, 전도성 기둥(40a)은 개구(71)내에 형성된다. 이러한 방법은 제3도 내지 제5도를 참조하여 설명한 바와같이 행할 수 있지만, 제1도 내지 제5도에 도시된 구조체(10)은 제6도에 도시된 구조체로 교체할 수도 있다. 이러한 방법은 부가 금속 레벨에 대해서도 행할 수 있다. 이러한 방법은 부가 금속 레벨에 대해서도 반복할 수 있다.
유기층(20)의 사용은 개구(21)를 하층의 디바이스 영역(3, 4)과 절연 영역에 대해서 선택적으로 에칭하는 것이 가능하게 하여, 하층 영역의 극소량만이 개구(21) 형성시에 에칭된다. 핵 형성층(13)은 인접한 절연체상에서 전도성 기둥(40)의 성장을 가능하게 하여 유기층(20) 하부에 설치되는데, 이는 핵 형성층(13)의 노출부가 핵 형성층(20)의 제거후에 제거되어서 단락 회로의 방지를 위해서이다. 따라서 개구(21)를 여는데 사용되는 이러한 과정은 하층의 디바이스 영역 및 게이트 또는 필드 절연에 어떠한 해도 주지않으며, 절연층상에서 전도체의 성장을 용이하게 하고, 전도성 기둥(40)은 예컨대 이것에 의해서 절연 게이트(5)나 필드 산화물(9)상의 접속 전도성 스트립(도시하지 않음)과 연결된 디바이스 영역(3, 4)의 단락에 대한 염려없이도, 인접한 필드 산화물 절연 영역(9)까지 연장된다. 따라서 이러한 방법은 통상적인 방법보다도 개구(21)의 불일치에 대한 허용 오차가 크다.
반도체 분야에서 통상의 지식을 가진 사람이라면 본원의 설명으로부터 그밖의 응용도 가능함을 이해할 수 있을 것이다. 첨부된 특허청구의 범위에서는 특징들의 특정한 조합에 관하여 기재해 놓았지만, 본원의 기술사상에는 그밖의 신규한 특징을 포함하고 있음을 이해할 수 있을 것이다. 본 출원인은 특허청구의 범위에서 이러한 특징들 또는 이러한 특징들의 조합을 본 출원 또는 이것의 분할 출원시에 기재하여 선포하는 바이다.

Claims (7)

  1. 하나의 주요면 인접부에 절연 영역과 경계를 이루는 디바이스 영역을 갖는 반도체 본체를 제공하는 단계와, 상기 하나의 주요면상에 유기층을 형성하기 위하여 유동질의 유기물을 부착함으로서 디바이스 영역에 전기 접속부를 제공하는 단계와, 디바이스 영역의 접속부를 노출시키는 개구를 형성하기 위하여 상기 유기층을, 하층의 디바이스와 절연 영역에 대해 마스킹 층내의 윈도우를 통해서 선별적으로 에칭하는 단계와, 개구내에 접속부와 접착된 전도성의 기둥을 형성하도록 전기 전도체를 부착하는 단계를 구비한 반도체 디바이스 제조 방법에 있어서, 전도성 기둥이 노출되도록 유기층을 제거하는 단계와, 상기 기둥을 덮도록 절연층을 제공하는 단계와, 기둥의 상부면이 노출되도록 절연층을 에칭하는 단계와, 상기 기둥에 접속되도록 전도체를 부착하는 단계를 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 중합체를 유동질의 유기질로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 마스킹층은 실리콘 산화물, 실리콘 질화물, 보로포스포실리사이트 글래스 및 스핀-온-글래스로 구성된 그룹으로부터 선정된 재질층으로 한정되고, 유기층은 반응성 이온 에칭 처리를 이용하여 마스킹층을 통해서 에칭하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제1항, 제2항 또는 제3항에 있어서, 전도성의 기둥을 형성하기 위하여 텅스텐을 선택적으로 부착하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제1항, 제2항 또는 제3항에 있어서, 유기층에 텅스텐을 부착함으로서 전도성 기둥을 형성한 후에, 개구내에서 전도성 기둥이 도출되는 유기층을 노출시키도록 텅스텐 층을 에칭하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 유동질의 유기질을 부착하기 전에 주요면상에 핵 형성층을 제공하고, 유기층을 제거한 후에 핵 형성층의 노출 부분을 제거하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제1항, 제2항 또는 제3항에 있어서, 실리콘 산화물층을 부착함으로서 절연층을 제공하고, 평판을 제공하기 위해 실리콘 산화물층상에 저항층을 부착한 후에 그 위의 층을 에칭하여서, 실리콘 산화물층 및 저항층은 동일한 비율로 에칭하여서 전도성 기둥의 상부면의 노출부는 비교적 평면이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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