KR100389250B1 - 실리콘 웨이퍼 및 그 제조 방법 - Google Patents

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히사시 후루야
준 후루까와
겐 나까지마
히로유끼 시라끼
유끼오 무로이
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Abstract

본 발명의 제1 실리콘 웨이퍼는 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×1O3개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역으로 이루어지고 철 오염 농도가 2×109원자/㎤ 이하이다. 이 웨이퍼는 전기적 특성이 우수하다.
제2 실리콘 웨이퍼는 상기 점결함 응집체의 수가 상기 검출 하한 이하이며, 도전형이 p형으로서, 1 내지 15 Ω㎝의 범위내로 저항률이 조정된다. 이 웨이퍼는 디바이스 공정의 열 처리로 웨이퍼면내에서 균일한 게터링 효과가 얻어져 비교적 높은 끌어 올림 속도에서도 점결함 응집체가 거의 존재하지 않아 높은 수율로 반도체 집적 회로를 제조할 수 있다. 웨이퍼의 저항률을 목적으로 하는 값으로 조정할 수 있다.
제3 실리콘 웨이퍼는 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역 [P]를 포함하는 잉곳으로부터 추출된 실리콘 웨이퍼로서, 영역 [PI]를 포함하거나 영역 [PV]와 영역 [PI] 둘 다를 포함하고, 영역 [PV]/영역 [PI]의 면적비가 9 미만이며, 탄소 농도가 1 내지 5×1015/㎤이다. 이 웨이퍼는 결함이 없는 영역 [P]로 이루어지는 잉곳으로부터 추출된 실리콘 웨이퍼이더라도 웨이퍼면내에서 균일한 게터링 효과가 얻어진다.

Description

실리콘 웨이퍼 및 그 제조 방법{Silicon Wafer and Method for Manufacturing the Same}
본 발명은 쵸크랄스키법(이하, CZ 법이라고 한다.)에 의해 육성된 단결정 실리콘 잉곳으로부터 만들어진 실리콘 웨이퍼 및 그 웨이퍼의 제조 방법에 관한 것이다. 더욱 상세하게는 LSI 등의 반도체 장치를 제조하기 위해서 이용되는 실리콘 웨이퍼에 관한 것이다.
LSI 등의 반도체 장치는 pn 접합에서 누설 전류가 적으며, M0S 트랜지스터의 게이트 산화막에 대한 신뢰성이 높은 등의 우수한 전기적 특성을 나타내는 것이 요망된다. 이러한 특성을 열화시키는 원인으로서, 기판이 되는 실리콘 웨이퍼의 결정 결함, 및 웨이퍼의 금속 원소에 의한 오염을 들 수 있다.
금속 중에서도 특히 철 원소가 실리콘 단결정 속에서 강하게 악영향을 미치는 것으로 되어 있고, 이 철 원소는 주위의 환경 또는 장치로부터의 오염에 의해 취득된다.
이 실리콘 웨이퍼의 동작 영역에서 철 원소와 같은 금속 원소를 포획하는 기술로서, 종래부터 웨이퍼 자체에 금속 원소를 포획하는 게터링 능력을 갖게 하는 진성 게터링(IG)법 또는 엑스트린식 게터링(EG)법이 알려져 있다. 또한 동작 영역이 되는 웨이퍼 표면에서 금속을 제거하는 기술로서, 실리콘 웨이퍼를 과산화 수소와 수산화암모늄으로 이루어지는 SC-1용액으로 세정한 후, 과산화 수소와 희염산으로 이루어지는 SC-2 용액으로 세정하는 RCA 세정법이 알려져 있다.
그러나, CZ법으로 육성한 단결정 실리콘 잉곳에 금속 원소가 많이 혼입되어 있으면, 실리콘 웨이퍼 상태에서의 금속 원소를 제거 또는 포획하는 기술을 점점 더 복잡화 또는 고도화해야만 한다.
한편, 최근 반도체 집적 회로를 제조하는 공정에서, 수율을 저하시키는 원인으로서 산화 유기 적층 결함(Oxidation Induced Stacking Fault, 이하, OSF라고 한다.)의 핵이 되는 산소 석출물의 미소 결함 또는 결정에 기인한 입자(Crystal Originated Particle, 이하, COP라고 한다) 또는 침입형 전위(Interstitial-type Large Dislocation, 이하, L/D 라고 한다)의 존재를 들 수 있다. OSF는, 결정 성장시에 그 핵이 되는 미소 결함이 도입되어 반도체 디바이스를 제조할 때의 산화 공정 등으로 현재화하여 제작한 디바이스의 누설 전류의 증가 등 불량의 원인이 된다. 또한 경면 연마 후의 실리콘 웨이퍼를 암모니아와 과산화 수소의 혼합액으로 세정하면 웨이퍼 표면에 피트가 형성되고, 이 웨이퍼를 입자 계수기로 측정하면,이 피트도 원래의 입자과 함께 파티클로서 검출된다. 상기 피트는 결정에 기인한 것으로, 원래의 입자과 구별하기 위하여 COP라고 한다. 이 웨이퍼 표면의 피트인 COP는 전기적 특성, 예를 들면 산화막의 시간 경과 절연 파괴 특성(Time Dependent dielectric Breakdown, TDDB), 산화막 내압 특성(Time Zero Dielectric Breakdovn, TZDB) 등을 열화시키는 원인이 된다. 또한 COP가 웨이퍼 표면에 존재하면 디바이스의 배선 공정에서 단차를 발생시켜 단선의 원인이 될 수 있다. 그리고 소자 분리 부분에서도 리크 등의 원인이 되어 제품의 수율을 낮게 한다. 또한 L/D는 전위 클러스터라고도 하며, 또는 이 결함을 발생시킨 실리콘 웨이퍼를 불화수소산을 주성분으로 하는 선택 에칭액에 침지하면 비트를 발생시키기 때문에 전위 피트라고도 한다. 이 L/D도, 전기적 특성, 예를 들면 누설 특성, 아이솔레이션 특성 등을 열화시키는 원인이 된다.
이상의 점으로부터, 반도체 집적 회로를 제조하기 위해서 이용되는 실리콘 웨이퍼로부터 OSF, COP및 L/D를 감소시키는 것이 필요해지고 있다.
이 OSF, COP및 L/D를 갖지 않는 무결함의 실리콘 웨이퍼가 특개평11-1393호공보에 개시되어 있다. 이 무결함의 실리콘 웨이퍼는, 단결정 실리콘 잉곳내에서의 간극형 점결함 응집체 및 격자간 실리콘형 점결함 응집체가 각각 존재하지 않는 결함이 없는 영역을 [P]라 할 때, 결함이 없는 영역 [P]로 이루어지는 잉곳으로부터 추출된 실리콘 웨이퍼이다. 결함이 없는 영역 [P]는 격자간 실리콘형 점결함이 지배적으로 존재하는 영역 [I]와, 단결정 실리콘 잉곳내에서 간극형 점결함이 지배적으로 존재하는 영역 [V] 사이에 개재한다. 이 결함이 없는 영역 [P]로 이루어지는 실리콘 웨이퍼는 잉곳의 끌어 올림 속도를 V (㎜/분)라 하고, 실리콘 용융액과 잉곳의 접촉면에서의 잉곳 수직 방향의 온도 구배를 G (℃/㎜)라 할 때, 열산화 처리를 하였을 때에 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸하도록, V/G (㎟/분·℃)의 값을 결정하여 만들어진다.
한편, 실리콘 웨이퍼는 OSF, COP및 L/D를 갖지 않는 데다가, 기존의 디바이스 공정과의 정합을 도모하기 위하여 저항률이 1 내지 15 Ω㎝의 범위내에 있는 것이 요구된다. 또한 반도체 디바이스 메이커 중에는, 디바이스 공정에서 발생하는금속 오염을 게터링하는 능력을 갖는 실리콘 웨이퍼를 요구하는 경우가 있다.
게터링 능력이 충분히 갖춰져 있지 않은 웨이퍼에서는, 디바이스 공정에서 금속에 의해 오염되면, 접합 누설 또는 금속 불순물에 의한 트랩 준위에 의한 디바이스의 동작 불량 등을 발생시키고, 이에 따라 제품의 수율이 저하한다.
상기 결함이 없는 영역 [P]로 이루어지는 잉곳으로부터 추출된 실리콘 웨이퍼는, 통상 저항률이 1 내지 15 Ω㎝이고, OSF, COP및 L/D를 가지고 있지 않다. 그러나, 상기 결함이 없는 영역 [P]로 이루어지는 실리콘 웨이퍼의 중에서 간극형 점결함 농도가 비교적 낮은 웨이퍼는 디바이스 공정의 열 처리에 있어서, 반드시 웨이퍼면내에서 균일하게 산소 석출이 일어나지 않고, 이에 따라 게터링 효과가 충분히 얻어지지 않는 경우가 있다.
또한, 결함이 없는 영역 [P]로 이루어지는 실리콘 웨이퍼를 만들어 내는 V/G 값은, 온도 구배 G가 일정한 경우, 잉곳의 끌어 올림 속도 V에 비례하여 좁은 범위로 제어된 비교적 낮은 속도로 잉곳을 끌어 올리는 것이 요구되지만, 이 요구를 확실하게 충족하는 것은 기술적으로 반드시 용이하지 않아 잉곳의 생산성도 높지 않다.
본 발명의 제1 목적은 결정에 기인한 결함이 없으며, 철 원소와 같은 금속 원소의 오염도가 작아 전기적 특성이 우수한 실리콘 웨이퍼 및 그 제조 방법을 제공하는 것이다.
본 발명의 제2의 목적은 비교적 높은 속도이며 넓은 범위의 V/G 값으로 잉곳을 끌어 올려도 점결함 응집체가 거의 존재하지 않아 높은 수율로 반도체 집적 회로를 제조할 수 있으며, 저항률이 1 내지 15 Ω㎝임에 따라, 기존의 디바이스 공정과의 정합을 도모할 수가 있는 실리콘 웨이퍼 및 그 제조 방법을 제공하는 것이다.
본 발명의 제3의 목적은 목적으로 하는 저항률로 조정할 수 있는 실리콘 웨이퍼 및 그 제조 방법을 제공하는 것이다.
본 발명의 제4의 목적은 결함이 없는 영역 [P]로 이루어지는 잉곳으로부터 추출된 실리콘 웨이퍼만이더라도, 디바이스 공정의 열 처리로 웨이퍼면내에서 균일한 게터링 효과가 얻어지는 실리콘 웨이퍼 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명 제1 실시 형태의 보론코프의 이론을 바탕으로 한, V/G비와 간극형 점결함 농도 또는 격자간 실리콘형 점결함 농도의 관계를 나타내는 도면.
도 2는 목적으로 하는 끌어올림 속도 프로파일을 결정하기 위한 끌어올림 속도의 변화를 나타내는 특성도.
도 3은 본 발명 제1 실시 형태에 의한 간극형 점결함이 우세한 웨이퍼 및 결합이 없는 웨이퍼를 성장시키기 위한 끌어 올림 속도 프로파일을 도식적으로 나타낸 특성도.
도 4는 본 발명 제1 및 제3의 실시 형태에 의한 기준 잉곳의 간극형 점결함이 우세한 영역, 격자간 실리콘형 점결함이 우세한 영역 및 결함이 없는 영역을 나타내는 X선 단층 촬영의 개략도.
도 5는 본 발명의 간극형 점결함 응집체 및 격자간 실리콘형 점결함 응집체가 존재하지 않는 잉곳 및 웨이퍼의 설명도.
도 6은 그 웨이퍼의 평면도.
도 7은 중앙에 간극형 결함이 우세한 영역과, 이 간극형 점결함이 우세한 영역과 웨이퍼의 테두리 부분 사이의 무결함 영역을 갖는 잉곳 및 웨이퍼의 설명도.
도 8은 그 웨이퍼의 평면도.
도 9A는 본 발명 제2 실시의 형태에 의한 붕소를 저농도로 도핑하여 V/G 값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 9B는 마찬가지로 붕소를 고농도로 도핑하여 V/G값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 9C는 마찬가지로 붕소를 고농도로, 그리고 저항률이 1 내지 15 Ω㎝으로 조정되도록 인을 도핑하여 V/G값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 10A는 본 발명 제2 실시 형태에 의한 붕소를 저농도로 도핑하여 V/G값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 10B는 마찬가지로 붕소를 고농도로 도핑하여 V/G값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 10C는 마찬가지로 붕소를 고농도로, 그리고 저항률이 1 내지 15 Ω㎝으로 조정되도록 인을 도핑하여 V/G값을 변화시켜 끌어 올렸을 때의 단결정 실리콘 잉곳의 X선 토포 그래피의 개략도.
도 11은 OSF를 발생시킨 실리콘 웨이퍼의 평면도.
도 12는 V/G값을 일정하게 하고 B 농도를 바꾸었을 때의 D1/D10값의 변화를 나타내는 도면.
도 13은 본 발명 제3 실시 형태의 보론코프의 이론을 바탕으로 한, V/G 비와간극형 점결함 농도 또는 격자간 실리콘형 점결함 농도의 관계를 나타내는 도면.
도 14는 도 4의 위치 P1에 대응하는 실리콘 웨이퍼 W1에 OSF 링이 출현하는 상황을 나타내는 도면.
도 15는 실시예 2의 잉곳을 끌어 올렸을 때의 잉곳 길이에 의해 저항률이 변화하는 상황을 나타내는 도면.
도 16은 비교예 2의 잉곳을 끌어 올렸을 때의 잉곳 길이에 의해 저항률이 변화하는 상황을 나타내는 도면.
본 발명의 제1 관점은 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라 할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역으로 이루어지고, 철 오염 농도가 2×109원자/㎤ 이하인 실리콘 웨이퍼이다.
본 발명의 제1 관점에 관한 실리콘 웨이퍼는, 결정에 기인한 결함이 없고, 또한 철 오염 농도가 2×109원자/㎤ 이하로 낮기 때문에, LSI 등의 반도체 장치로 만들었을 때에, pn 접합에서 누설 전류가 적으며, MOS 트랜지스터의 게이트 산화막에 대한 신뢰성이 높은 등이 우수한 전기적 특성을 나타낸다.
본 발명의 제2의 관점은 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라 할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하이며, 도전형이 p형이고 1 내지 15 Ω㎝의 범위내로 저항률을 조정된 실리콘 웨이퍼이다.
본 발명의 제2의 관점에 관한 실리콘 웨이퍼는 점결함 응집체가 거의 존재하지 않기 때문에, 높은 수율로 반도체 집적 회로를 제조할 수 있다. 또한 저항률이 1 내지 15 Ω㎝ 이기 때문에, 기존의 디바이스 공정와의 정합을 도모할 수 있다.
본 발명의 제3 관점은 단결정 실리콘 잉곳 중의 p형 불순물이 소정의 제1 농도(C1), n형 불순물이 상기 제1 농도보다 작은 소정의 제2 농도(C2)가 각각 되도록 상기 p형 불순물과 n형 불순물을 원료 실리콘을 융해한 실리콘 용융액에 포함하여 상기 실리콘 용융액으로부터 잉곳을 인상하고, 상기 잉곳으로부터 저항률을 조정된 실리콘 웨이퍼를 제조하는 방법이다.
본 발명의 제3 관점에 관한 제조 방법에 따르면, n형 불순물의 제2 농도 C2가 p형 불순물의 제1 농도 C1보다 작기 때문에 도전형이 p형이며 저항률이 조정된 실리콘 웨이퍼를 제작할 수 있게 된다.
본 발명의 제4의 관점은 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라 할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역 [P]로 이루어지는 잉곳으로부터 추출된 실리콘 웨이퍼에 있어서, 영역 [PI]으로 이루어지거나 영역 [PV]와 영역 [PI]의 쌍방으로 이루어지고, 영역 [PV]/영역 [PI]의 면적비가 9 미만인 실리콘 웨이퍼이다. 이 실리콘 웨이퍼는 더욱 탄소 농도가 1 내지 5×1015/㎤이거나, 웨이퍼 이면에 두께 0.1 내지 1.6 ㎛의 폴리 실리콘층이 형성된다.
본 발명의 제4의 관점에 관한 실리콘 웨이퍼는 영역 [P]이 풍부하고, 즉 간극형 점결함보다도 격자간 실리콘형 점결함이 풍부한 웨이퍼이더라도, 탄소 농도를 통상의 CZ 웨이퍼보다 높은 상기 범위내의 농도로 하거나, 또는 웨이퍼 이면에 폴리실리콘층을 형성함으로써, 이 웨이퍼를 예를 들면 800 ℃에서 4 시간 열 처리한 후, 1000 ℃에서 16 시간 열 처리하면, 웨이퍼의 모든 면에서 산소 석출이 균일하게 이루어져, 웨이퍼 테두리부 및 웨이퍼 중심과의 사이에서 편차가 없는 균일한 게터링 효과가 얻어진다.
[A] 본 발명의 제1 실시 형태
본 발명의 제1 내지 제3 실시 형태의 실리콘 웨이퍼는, CZ 법에 의해 고온로내의 실리콘 용융액으로부터 잉곳을 보론코프(Voronkov)의 이론에 기초를 둔 소정의 끌어 올림 속도 프로파일로 끌어 올린 후, 이 잉곳을 슬라이스하여 제작된다.
본 발명 제1 실시 형태의 단결정 실리콘 잉곳을 금속 원소의 함유량을 적게 하며, 무결함으로 제조하는 방법에 대하여 기술한다.
(1) 금속 원소의 함유량이 적은 실리콘 단결정의 제조 방법 금속 원소, 특히 철 원소의 함유량이 적은 본 발명 제1 실시 형태의 단결정 실리콘 잉곳의 제조 방법은, 원료가 되는 괴상 또는 입자상의 다결정 실리콘을 세정하는 공정과, 세정된 원료 실리콘을 융해하고 이 실리콘 용융액으로부터 CZ 법에 의해 고화율 0.9 이하로 단결정 실리콘 잉곳을 육성하는 실리콘 단결정의 끌어 올림 공정과, 이 끌어 올린 실리콘 단결정을 괴상 또는 입자상으로 하는 공정과, 이 괴상 또는 입자상의 단결정 실리콘을 세정하는 공정과, 세정된 실리콘 단결정을 재융해하여 고화율 0.9 이하로 육성하는 실리콘 단결정의 재끌어 올림 공정을 포함한다. 여기에서 고화율이란 중량 환산으로 원료 실리콘 100 %에 대하여 육성한 실리콘 단결정의 비율을 말한다.
원료 실리콘이 되는 다결정 실리콘 또는 단결정 실리콘을 세정하기 위해서는, 우선 괴상 또는 입자상의 원료 실리콘을 용해된 오존 수용액으로 세정한 후, 불화수소산 또는 불질산(불화수소산과 질산의 혼합산)으로 세정하고, 다시 초순수(水)로 세정하는 방법이다. 이 불화수소산 또는 불질산에 의한 세정 공정을 1회 이상 반복하거나 용해된 오존 수용액에 의한 세정 공정과, 불화수소산 또는 불질산에 의한 세정 공정을 1회 이상 반복하는 것이 바람직하다.
다결정 실리콘 또는 단결정 실리콘 등의 원료 실리콘은 활성인 성질을 갖기 때문에, 석영 도가니에 투입할 때까지 플라스틱제 자루에 넣어져 밀봉된다. 그러나 밀봉의 전후에서, 공기 중의 산소와 반응하여 원료 실리콘의 표면에는 산화막이 형성되기 쉽다. 이 산화막은 원료 실리콘의 표면에 부착되어 있는 금속 불순물 등을 포함하여 형성되거나, 또는 산화막 형성 후에 산화막의 표면에 금속 불순물 등이 부착하기도 한다.
상기 방법에 있어서, 용해된 오존 수용액의 세정에 의해 실리콘 표면이 강제적으로 산화되어 실리콘 전면에 산화막이 형성되고, 계속해서 불화수소산 또는 불질산의 세정에 의해 이 산화막이 제거된다. 이 결과, 산화막에 포함되는 금속 불순물 등이 산화막과 동시에 제거된다. 불화수소산 또는 불질산에 의한 세정 공정을 1회 이상 반복함으로써, 그 제거 효과가 높아진다.
상기 세정으로 얻어진 원료 실리콘은, CZ법에 기초하여 로에서 융해되어 실리콘 용융액이 된다. 여기에서 최초의 끌어 올릴 때의 고화율은 0.9 이하이며, 재융해 후 끌어 올릴 때의 고화율은 0.9 이하, 바람직하게는 0.8 이하로 설정한다.
고화율을 상기 값 이하로 하는 것은 다음 이유에 의한다. 고화율이 작아 석영 도가니 내의 실리콘 용융액이 다량으로 잔류하고 있을 때의 육성된 부분, 즉 잉곳의 탑 부에 가까운 부분은, 실리콘 용융액 중의 철 등의 금속 원소의 혼입량은 적다. 그 반면, 석영 도가니 내의 실리콘 용융액의 잔액이 적어져 고화율이 커짐에 따라, 잔액 중의 금속 원소의 농도는 높아지고, 금속 원소의 잉곳으로의 혼입량이 많아지기 때문이다.
원료 실리콘의 세정과 소정의 고화율 이하의 재융해에 의해, 실리콘 단결정 중의 철 오염 농도는 2×109원자/㎤ 이하가 된다.
(2) 무결함 실리콘 단결정의 제조 방법
이어서, 간극형 점결함 응집체 및 격자간 실리콘형 점결함 응집체가 존재하지 않는 무결함 실리콘 단결정의 제조 방법에 대하여 기술한다. 본 발명 제1 실시 형태의 단결정 실리콘 잉곳은, 상술한 바와 같이 보론코프의 이론에 기초를 둔 소정의 끌어 올림 속도 프로파일로 끌어 올려진다. 또한 본 발명 제1 실시 형태의 실리콘 웨이퍼는 이 잉곳을 슬라이스하여 제작된다.
일반적으로, CZ법에 의해 고온로내의 실리콘 용융액으로부터 실리콘 단결정의 잉곳을 끌어 올렸을 때는, 실리콘 단결정에서의 결함으로서, 점결함(point defect)과 응집체(agglomerates: 삼차원 결함)가 발생한다. 점결함은 간극형 점결함과 격자간 실리콘형 점결함이라는 두가지의 일반적인 형태가 있다. 간극형 점결함은 하나의 실리콘 원자가 실리콘 결정 격자에서 정상적인 위치의 하나로부터 이탈된 것이다. 이러한 간극이 간극형 점결함이 된다. 한편, 원자가 실리콘 결정의 비격자지점(인터스티셜사이트)에서 발견되면 이것이 격자간 실리콘형 점결함이 된다.
점결함은 일반적으로 실리콘 용융액(용융 실리콘)과 잉곳(고상 실리콘) 사이의 접촉면에서 형성된다. 그러나, 잉곳을 계속적으로 끌어 올림으로써 접촉면이던 부분은 끌어올림과 동시에 냉각되기 시작한다. 냉각 동안, 간극형 점결함 또는 격자간 실리콘형 점결함의 확산이 결함을 상호 합병하여 간극형 점결함 응집체(vacancy agglomerates) 또는 격자간 실리콘형 점결함 응집체(interstitial agglomerates)가 형성된다. 바꿔 말하면, 응집체는 점결함의 합병에 기인하여 발생하는 삼차원 구조이다.
간극형 점결함 응집체는 상술한 COP외에, LSTD(Laser Scattering Tomograph Defects) 또는 FPD(FloWPattern Defects)라는 결함을 포함하며, 격자간 실리콘형 점결함 응집체는 상술한 L/D라는 결함을 포함한다. FPD란, 잉곳을 슬라이스하여 제작된 실리콘 웨이퍼를 30 분 간 무교반으로 세코에칭(Secco etching, (K2Cr2O7: 50 % HF: 순수한 물= 44 g: 2000 cc : 1000 cc)의 혼합액에 의한 에칭) 했을 때에 나타나는 특이한 유동 패턴을 나타내는 흔적의 근원이고, LSTD란, 실리콘 단결정내에 적외선을 조사했을 때에 실리콘과는 다른 굴절율을 가져 산란광을 발생하는 근원이다.
보론코프의 이론은 결함의 수가 적은 고순도 잉곳을 성장시키기 위하여 잉곳의 끌어올림 속도를 V(mm/분), 고온 구조로 잉곳과 실리콘 용융액의 접촉면의 온도 구배를 G(℃/㎜)라 할 때, V/G(㎟/분·℃)을 제어하는 것이다. G는 구체적으로는 실리콘 용융액과의 접촉면과 가까운 1412 내지 1300 ℃의 잉곳에서의 그 수직 방향의 온도 구배를 말한다. 이 이론에서는 도 1에 나타내는 바와 같이, V/G는 함수로서 간극 농도 및 격자간 실리콘 농도를 도식적으로 표현하여 웨이퍼에서 간극/격자간 실리콘 영역의 경계가 V/G에 의해서 결정되는 것을 설명하고 있다. 보다 자세하게는, V/G 비가 임계점 이하에서는 간극형 점결함이 지배적으로 존재하는 잉곳이 형성되는 반면, V/G 비가 임계점 이하에서는 격자간 실리콘형 점결함이 지배적으로 존재하는 잉곳이 형성된다.
본 발명 제1 실시 형태의 소정의 끌어올림 속도 프로파일은 잉곳이 고온로내의 실리콘 용융물로부터 끌어 올려질 때, 온도 구배에 대한 끌어올림 속도의 비(V/G)가 격자간 실리콘형 점결함의 발생을 방지하는 제1 임계비((V/G)1) 이상으로서, 간극형 점결함 응집체를 잉곳의 중앙에 있는 간극형 점결함이 지배적으로 존재하는 영역내로 제한하는 제2 임계비((V/G)2) 이하로 유지되도록 결정된다.
이 끌어올림 속도의 프로파일은 실험적으로 기준 잉곳을 축방향으로 슬라이스하는 것으로, 실험적으로 기준 잉곳을 웨이퍼에 슬라이스함으로써, 또는 이러한 기술을 조합함으로써, 시뮬레이션에 의해 상기 보론코프의 이론에 기초하여 결정된다. 즉, 이 결정은, 시뮬레이션 후, 잉곳의 축 방향 슬라이스 및 슬라이스된 웨이퍼를 확인하고, 다시 시뮬레이션를 반복함으로써 이루어진다. 시뮬레이션를 위하여 복수 종류의 끌어올림 속도가 소정의 범위에서 결정되고, 여러개의 기준 잉곳이 성장된다. 도 2에 나타내는 바와 같이, 시뮬레이션을 위한 끌어올림 속도 프로파일은 1.2 mm/분과 같은 높은 끌어올림 속도(a)로부터 0.5 mm/분의 낮은 끌어올림 속도(c) 및 다시 높은 끌어올림 속도(d)로 조정된다. 상기 낮은 끌어올림 속도는 0.4 mm/분 또는 그 이하인 것이 있을 수 있으며, 끌어올림 속도(b) 및 (d)에서의 변화는 선형적인 것이 바람직하다.
다른 속도로 끌어 올려져, 여러개의 기준 잉곳은 각기 다른 축방향으로 슬라이스된다. 최적의 V/G가 축 방향의 슬라이스, 웨이퍼의 확인 및 시뮬레이션 결과의 상관 관계로부터 결정되고, 계속해서 최적인 끌어올림 속도 프로파일이 결정되며, 그 프로파일로 잉곳이 제조된다. 실제의 끌어올림 속도 프로파일은 목적으로 하는 잉곳의 직경, 사용되는 특정한 고온로 및 실리콘 용융물의 품질 등을 포함하며, 이것으로 한정되지 않은 많은 변수에 의존한다.
도 3은 시뮬레이션과 실험적인 기술의 결합을 이용하여 결정된 100 ㎝ 길이와 200 ㎜의 직경을 갖는 잉곳을 성장시키기 위한 끌어 올림 속도의 프로파일을 나타낸다. 여기에서는 미쓰비시 마테리알 실리콘(주) 이꾸노 공장에서 제작된 모델명 Q41의 CZ법에 기초를 둔 고온로가 사용되었다.
끌어올림 속도를 서서히 저하시켜 V/G를 연속적으로 저하시켰을 때의 잉곳의 단면도를 그려 보면, 도 4로 도시된다는 사실을 알 수 있다. 도 4에는 잉곳내에서의 간극형 점결함이 지배적으로 존재하는 영역이 [V], 격자간 실리콘형 점결함이 지배적으로 존재하는 영역이 [I], 및 간극형 점결함 응집체 및 격자간 실리콘형 점결함 응집체가 존재하지 않는 결함이 없는 영역이 [P]로서 표시된다. 도 4에 도시한 바와 같이, 잉곳의 축 방향 위치 P1은, 중앙에 간극형 점결함이 지배적으로 존재하는 영역을 포함한다. 위치 P3은 격자간 실리콘형 점결함이 지배적으로 존재하는 링 영역 및 중앙의 결함이 없는 영역을 포함한다. 또한 위치 P2는, 본 발명 제1 실시 형태와 관련하는 중앙에 간극형 점결함 응집체도 없으며 테두리 부분에 격자간실리콘형 점결함 응집체도 없기 때문에 전부 결함이 없는 영역이다.
도 4로부터 분명한 바와 같이, 위치 P1에 대응한 웨이퍼 W1은, 중앙에 간극형 점결함이 지배적으로 존재하는 영역을 포함한다. 위치 P3에 대응한 웨이퍼 W3은, 격자간 실리콘형 점결함이 지배적으로 존재하는 링 및 중앙의 결함이 없는 영역을 포함한다. 또한 위치 P2에 대응한 웨이퍼 W2는, 중앙에 간극형 점결함 응집체도 없고, 테두리 부분에 격자간 실리콘형 점결함 응집체도 없기 때문에 전부 결함이 없는 영역이다. 웨이퍼 Wz는, 도 5에 도시한 바와 같이 전부 결함이 없는 영역을 만들도록 선정하여 결정된 끌어 올림 속도 프로파일로 성장한 잉곳을 슬라이스하여 제작된다. 도 6은 그 평면도이다. 참고로 다른 뜰어 올림 속도 프로파일로 성장한 잉곳을 슬라이스하여 제작된 웨이퍼 W1이 도 7에 표시된다. 도 8은 그 평면도이다.
본 발명 제1 실시 형태의 실리콘 웨이퍼는, 상기 웨이퍼 W2로서, 이 웨이퍼를 랩핑하여 모따기 가공을 실시한 후, 경면 연마하여 얻어진다. 이 실리콘 웨이퍼는, 결정에 기인한 결함이 없고, 또한 철을 비롯하여 크롬, 니켈과 같은 금속 원소의 오염도가 작아 전기적 특성이 우수하다. 이 결과, LSI 등의 반도체 장치로 했을 때에, pn 접합에서 누설 전류가 적으며, MOS 트랜지스터의 게이트 산화막에 대한 신뢰성이 높다.
[B] 본 발명의 제2 실시 형태
제2 실시 형태의 실리콘 웨이퍼는, 제1 실시의 형태와 같이 CZ법에 의해 고온로내의 실리콘 용융액으로부터 잉곳을 소정의 조건으로 끌어 올린 후, 이 잉곳을 슬라이스하여 제작된다.
상술한 바와 같이, 이 CZ 실리콘 웨이퍼는, 열산화 처리를 받았을 때에, 링상의 OSF가 생기는 수가 있다. 이 OSF 링은, V/G 값이 커짐에 따라 잉곳의 외주측으로 이동하고, V/G 값이 작아짐에 따라 링 직경이 작아져 웨이퍼 중심부에서 디스크상이 된 후, 소멸한다.
이것을 도 9A에 기초하여 설명한다. 도 9A는 끌어 올림 속도 V를 서서히 저하시켜 V/G값을 연속적으로 저하시켰을 때의 잉곳의 종단면도이다. 이 잉곳은 도전형이 p-형으로 저항률이 1 내지 15 Ω㎝이 되도록, 1×1015원자/㎤의 농도로 붕소가 도핑되어 끌어 올려지고 있다. 도 9A에는, 상술한 도 4와 같이, 잉곳내에서 간극형 점결함이 지배적으로 존재하는 영역 [V]와, 격자간 실리콘형 점결함이 지배적으로 존재하는 영역 [I]와, 간극형 점결함 응집체 및 격자간 실리콘형 점결함 응집체가 존재하지 않는 결함이 없는 영역 [P]가 도시된다. 잉곳의 축 방향 위치 P1, 위치 P3및 위치 P2는 제1 실시 형태와 동일하다. 또한 이 위치 P1에 대응한 웨이퍼 W1, 위치 P3에 대응한 웨이퍼 W3및 위치 P2에 대응한 웨이퍼 W2도, 제1 실시 형태와 동일하다. 간극형 점결함이 지배적으로 존재하는 영역의 결함이 없는 영역에 접하는 근소한 영역은, 웨이퍼면내에서 COP도 L/D도 실질적으로 발생하지 않는 영역이다.
그러나 이 실리콘 웨이퍼 W1에 대하여 산소 분위기하 1000 ℃±30 ℃의 온도에서 2 내지 5 시간 열 처리하고, 계속해서 1130 ℃±30 ℃의 온도에서 1 내지 16시간 처리하면 OSF를 발생시킨다. 이 열 처리를 OSF 현재화 열 처리라고 한다.
도 11에 나타내는 바와 같이, 웨이퍼 W1에서는 웨이퍼의 반지름의 1/2부근에 OSF 링크가 발생한다. 이 OSF 링으로 둘러싸인 간극형 점결함이 지배적으로 존재하는 영역 [V]는 COP이 출현한다.
한편, 이 OSF의 링 직경은 V/G값을 일정하게 해 두어도, p형 불순물인 붕소(B)의 도핑량에 따라 변화한다. 도 11에 나타내는 바와 같이, OSF의 링 직경을 D1, 웨이퍼의 직경을 D0으로 하여, 이 때의 D1/D0와 붕소 농도와의 관계를 도 12에 나타낸다. 도 12로부터 분명한 바와 같이, 붕소 농도가 2×1017원자/㎤ 이하이면 링상을 이루고, 약 6×1017원자/㎤에서 디스크상이 되며, 9×1017원자/㎤이상이 되면 소멸한다.
도 9B 및 도 9C에, V/G값을 연속적으로 저하시켰을 때의 도 9A와 동일 축 방향 위치의 잉곳의 종단면도를 각각 나타낸다. 도 9B에서는 도전형이 p++형이고 저항률이 0.04 Ω㎝ 이하가 되도록, 1×1018원자/㎤ 농도의 붕소가 도핑되어 잉곳이 끌어 올려지고 있다. 또한 도 9C에서는 도전형이 p-형이고 저항률이 1 내지 15 Ω㎝의 범위내가 되도록, 1×1018원자/㎤ 농도의 붕소와 0.999×1018내지 0.985×1018원자/㎤ 농도의 인이 각각 도핑되어 잉곳이 끌어 올려지고 있다.
도 9B 및 도 9C에서는 도 9A와 동일 위치 P1에서 열산화 처리하였을 때에 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸하는 웨이퍼가 얻어진다. 도 9B 및 도 9C의 위치 P1로 대표되는 웨이퍼는, 도 9A의 위치 P2와 대칭하는 웨이퍼로서, 중앙에 간극형 점결함 응집체가 실질적으로 존재하지 않고, 테두리 부분에 격자간 실리콘형 점결함 응집체도 실질적으로 존재하지 않기 때문에 전부 결함이 없는 영역의 웨이퍼이다. 그러나, 도 9B의 위치 P1로 대표되는 웨이퍼는, 저항률이 0.04 Ω㎝ 이하로 낮기 때문에, 이 웨이퍼의 표면에 10 Ω㎝ 정도의 에피택셜층을 적층한 에피택셜 웨이퍼의 기판에는 적합하지만, 0.04 Ω㎝ 이하인 채로는 기존의 디바이스 공정과의 정합이 도모되지 않는다. 이에 대하여 도 9C의 위치 P1로 대표되는 웨이퍼는 저항률이 1 내지 15 Ω㎝으로서, 기존의 디바이스 공정과의 정합이 도모되어, COP 또는 L/D 등의 점결함 응집체의 수가 검출 하한값 이하인 웨이퍼이다.
또, COP 또는 L/D 등의 점결함 응집체는 검출 방법에 의해서 검출 감도, 검출 하한값이 다른 값을 나타내는 수가 있기 때문에, 본 명세서에서는, 경면 가공된 실리콘 단결정을 무교반 에칭을 실시한 후에 광학 현미경에 의해, 관찰 면적과 에칭 제거값의 곱을 검사 체적으로 하여 관찰하였을 때에, 유동 패턴(간극형 결함) 및 전위 클러스터(격자간 실리콘형 점결함)의 각 응집체가 1×10-3㎤의 검사 체적에 대하여 1개 결함이 검출된 경우를 검출 하한값(1×103개/㎤)으로 한다.
도 10A 내지 도 10C에 도 9A 내지 도 9C와 실질적으로 동일 잉곳 종단면도를 나타낸다. 도 10A는 도 9A에, 도 10 B는 도 9B에, 도 10C는 도 9C에 대응한다. 도 10A 내지 도 10C 에서는 간극형 점결함 응집체도 격자간 실리콘형 점결함 응집체도 실질적으로 존재하지 않는 전부 결함이 없는 영역 [P]을 제조할 수 있는 V/G의 범위를 비교하여 나타낸다. 도 10A 내지 도 10C로 부터 분명한 바와 같이, 결함이 없는 영역 [P]을 제조할 수 있는 V/G의 범위가 도 10A에서는 약간 Ra였던 것이 도 10B 및 도 10C에서는 이것보다 넓은 Rb, Rc가 되고, 도 10B 및 도 10C에서, V/G가 엄격한 끌어 올림 제어를 하지 않더라도, 전체 길이에 걸쳐 결함이 없는 영역 [P]로 이루어지는 단결정 실리콘 잉곳을 용이하게 제조할 수가 있다.
이어서, 도 9C의 위치 P1로 대표되는 실리콘 웨이퍼의 제조 방법에 대하여 설명한다.
p형 불순물의 붕소를 고농도로 도핑함으로써 저저항률이 되는 실리콘 웨이퍼의 저항률을 보상하기 위하여 도핑하는 n형 불순물로서는 인, 안티몬 또는 비소를 들 수 있다. 이 중에서 인이 실리콘 원자와 공유 결합 반지름이 가장 가깝기 때문에 바람직하다. p형 불순물의 붕소 농도를 제1 농도 C1이라 할 때, 농도 C1은 1×1017내지 1×1020원자/㎤의 범위내인 것이, 열산화 처리하였을 때에 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸한 웨이퍼를 얻기 위해서 필요하다. 바람직하게는 1×1018내지 1×1019원자/㎤의 범위내이다. 또한 n형 불순물의 인 농도를 제2 농도 C2라 할 때, 농도 C2는 농도 C1보다 낮은 0.90 C1내지 0.999 C1원자/㎤의 범위내인 것이 필요하다. p형 웨이퍼의 저항률을 보상하여 1 내지 15 Ω㎝으로 하기 위해서이다. 이 농도 C2는 바람직하게는 0.95 C1내지 0.995 C1원자/㎤의 범위내이다.
p형 불순물의 편석 계수와 n형 불순물의 편석 계수는 다르기 때문에, 잉곳의 길이가 커짐에 따라 잉곳의 탑 측과 하부측에서 저항률이 크게 변화한다. 이 때문에, 실리콘 단결정(잉곳)의 끌어 올림 방법으로서는 도우펀트의 추가 공급이 가능한 연속 끌어 올림(CCZ)법이 잉곳 전체 길이에 걸쳐 저항률을 균일화할 수 있어 바람직하다.
본 발명 제2 실시 형태의 실리콘 웨이퍼는 점결함 응집체가 거의 존재하지않기 때문에, 높은 수율로 반도체 집적 회로를 제조할 수 있다. 또 저항률이 1 내지 15 Ω㎝ 이기 때문에, 기존의 디바이스 공정과의 정합을 도모할 수 있다. 또한 실리콘 단결정을 끌어 올릴 때에 p형 불순물과 이것보다 적은 n형 불순물의 쌍방을 도핑하기 때문에, 목적으로 하는 저항률로 조정된 p형 실리콘 웨이퍼가 얻어진다.
또한, p형 불순물의 붕소의 제1 농도 C1을 1×1017원자/㎤ 이하로 하고, V/G값을 웨이퍼의 상태로 열산화 처리를 하였을 때에 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸하는 조건으로 잉곳을 끌어 올림으로써, 첫째, 이 잉곳으로 만들어진 실리콘 웨이퍼는 열 처리에 의해서 웨이퍼면내에서 균일하며 고밀도로 산소 석출물이 발생한다. 이 산소 석출물을 이하, BMD(Bulk Micro Defect)라고 한다. 이BMD는 디바이스 공정 중에 침입하는 미량의 금속 불순물을 포획하는, 소위진성 게터링(이하, IG 라고 한다.) 효과를 발생시킨다. 또한 둘째, 고농도로 도핑한 B 원자가 격자간 Si 및 간극과 서로 작용함으로써, 격자간 Si의 과포화도가 저하되기 때문에, 격자간 Si형 점결함 응집체의 형성이 억제되어, 실리콘 웨이퍼에는 L/D는 전혀 나타나지 않는다고 생각된다. 또한 셋째, 붕소를 도우펀트로 하여 저항률 10 Ω㎝의 잉곳을 얻는 통상의 끌어 올림 속도와 비교하여 OSF가 웨이퍼 중심부에서 소멸할 때의 끌어 올림 속도 V는 높아 잉곳의 생산성을 높인다. 또한 네째로, 붕소의 농도 C1을 1×1018원자/㎤ 이상으로 하면, 원래 실리콘 웨이퍼의 저항률은 0.04 Ω㎝ 이하가 되지만, 인, 안티몬 또는 비소의 n형 불순물을 0.90 C1내지 0.999 C1원자/㎤의 농도 C2에서 도프함으로써, 얻어지는 실리콘 웨이퍼의 저항률은 1 내지 15 Ω㎝에 조정 또는 보상된다.
[C] 본 발명의 제3 실시의 형태
제3 실시 형태의 실리콘 웨이퍼는, 제1 실시의 형태와 같이 CZ 법에 의해 고온로내의 실리콘 용융액으로부터 잉곳을 소정의 조건으로 끌어 올린 후, 이 잉곳을 슬라이스하여 제작된다.
도 13은 제1 실시 형태의 도 1에 대응하는 특성도이다. 여기에서는, 영역 [P]에 인접하는 영역 [V]에 OSF 핵을 형성하는 영역((V/G)2내지 (V/G)3)이 존재하는 것, 및 결함이 없는 영역 [P]가 다시 영역 [PI]와 영역 [PV]로 분류되는 것을설명한다. 이(V/G)2내지 (V/G))는, 간극형 점결함이 지배적으로 존재하는 영역의 결함이 없는 영역에 접하는 약간의 영역으로서, 웨이퍼면내에서 COP도 L/D도 발생하지 않은 영역이다. [P]는 V/G 비가 상기(V/G)1로부터 임계점까지의 영역이고, [PV]는 V/G 비가 임계점에서 상기(V/G)2까지의 영역이다. 즉, [PI]은 영역 [I]에 인접하며, 결함이 없는 영역 [P]에 속하여 침입형 전위를 형성할 수 있는 최저의 격자간 실리콘형 점결함 농도 미만의 격자간 실리콘형 점결함 농도를 갖는 영역이고, [PV]는 영역 [V]에 인접하며 결함이 없는 영역 [P]에 속하여 OSF를 형성할 수 있는 최저의 간극형 점결함 농도 미만의 간극형 점결함 농도를 갖는 영역이다.
본 발명의 제3 실시 형태의 소정의 끌어 올림 속도 프로파일은, 제1 실시 형태와 마찬가지로, 잉곳이 고온로내의 실리콘 용융물로부터 끌어 올려졌을 때, 온도 구배에 대한 끌어 올림 속도의 비(V/G)가 제1 임계비((V/G)1) 이상이며, 제2 임계비((V/G)2) 이하로 유지되도록 결정된다.
끌어 올림 속도를 서서히 저하시켜 V/G를 연속적으로 저하시켰을 때의 잉곳의 단면도는 제1 실시의 형태에서 설명한 도 4에 도시된다. 도 4에 도시되는 실리콘 웨이퍼 W1에 대하여 종래의 OSF 현재화 열 처리를 행했더니, 상술한 바와 같이 OSF를 발생시킨다. 도 14에 도시한 바와 같이, 웨이퍼 W1에서는 웨이퍼 반지름의 1/2 부근에 OSF 링이 발생한다. 이 OSF 링으로 둘러싸인 간극형 점결함이 지배적으로 존재하는 영역은 COP이 출현하는 경향이 있다.
본 발명 제3 실시 형태의 실리콘 웨이퍼가 상술한 바와 같이 영역 [P]로 이루어지거나 영역 [PV]/영역 [PI]의 면적비가 9미만인 경우에는, 간극형 점결함 농도가 낮기 때문에, 첫째로 웨이퍼 중의 탄소 농도를 1 내지 5×1015/㎤이 되도록 제어하거나, 또는 둘째로 웨이퍼 이면에 두께 0.1 내지 1.6 ㎛의 폴리실리콘층을 형성하거나, 또는 셋째로 이들 양쪽을 행한다. 제1 내지 제3 제어 또는 가공을 행함으로써 간극형 점결함 농도가 낮아도, 소정의 열 처리에 의해 BMD가 만들어져, 웨이퍼면내에서 균일한 IG 효과를 갖게 된다. 이 소정의 열 처리는, 디바이스 제조 공정에서의 웨이퍼열 처리 등이다. 일례를 들면, 질소 또는 산소 분위기하, 600 내지 800 ℃에서 1 내지 24 시간 제1 단열 처리한 후, 질소 또는 산소 분위기하, 1000 내지 1150 ℃에서 1 내지 16 시간 제2 단열 처리한다. 바람직하게는 800 ℃에서 4 시간 열 처리한 후, 1000 ℃에서 16 시간 열 처리한다.
제1 웨이퍼 중의 탄소 농도의 제어는, CZ 법에 기초하여 다결정 실리콘을 융해할 때에 순탄소를 첨가하여 잉곳 중의 탄소 농도 [Cs]가 1 내지 5×1015/㎤가 되도록 행해진다. 탄소 농도가 1×1015/㎤ 미만이면 IG 효과가 부족하고, 5×1015/㎤를 초과하면, 소정의 열 처리시에 산소 석출핵의 석출과다가 발생하여 과잉의 BMD를 발생시키는 문제점이 있다.
또한 제2 웨이퍼 이면의 폴리실리콘층의 형성은, 상기 조건으로 끌어 올려진 잉곳을 슬라이스하여 제작된 실리콘 웨이퍼의 이면에, CVD (Chemical VaporDeposition)법에 의해 예를 들면 SiH4을 이용하여 650 ℃±30 ℃의 온도에서 폴리실리콘층이 두께 0.1 내지 1.6 ㎛, 바람직하게는 0.5 내지 1.0 ㎛에서 형성된다. 폴리 실리콘층의 두께가 0.1 ㎛ 미만이면 IG 효과가 부족하고, 1.6 ㎛을 초과하면 생산성이 저하되는 문제점을 발생시킨다. 또, 제3 실시 형태의 실리콘 웨이퍼 중의 산소 농도는, 1×1018내지 1.45×1018/㎤(구 ASTM)이다.
이와 같이, 제3 실시의 형태에 따르면, 간극형 점결함 농도가 낮아도, 소정의 열 처리에 의해 BMD가 만들어져, IG 효과가 얻어진다.
이어서, 본 발명의 실시예를 비교예와 함께 설명한다.
<실시예 1>
원료가 되는 다결정 실리콘의 철 원소 농도를 ICP 질량 분석계(inductively coupled plasma mass spectrometer)로 측정했더니, 평균값이 2 ppb-wt이었다. 철 원소의 농도가 2 ppb-W이라는 것은, 실리콘 1 g에 대하여 철이 2 ppb의 비율로 포함되어 있는 것을 의미한다.
일반적으로, 실리콘 단결정 중의 불순물 농도는, 편석 때문에 극단적으로 작아 직접 분석하기는 곤란한 원소가 많다. 그래서, CZ법으로 단결정을 육성한 후, 도가니 내에 남은 실리콘 용융액(이하, 잔탕이라고 한다.)을 분석하여 각 불순물원소의 편석 계수로부터, 결정 중의 불순물 농도를 산출하는 방법이 채용된다. 이 분석은 통상 잔탕의 일부를 샘플링하여 고화시킨 후에 이 샘플 전량을 고 순도인 불화수소산과 질산의 혼합산에 의해 용해하여 ICP 질량 분석계로 분석한다.
이 실시예에서는, 미리 다결정 실리콘을 융해한 실리콘 용융액의 잔탕 분석과 실리콘 단결정의 재융해 시험을 행하여 금속 불순물 중, 철과 크롬과 니켈의 농도에 대하여 고찰하였다. 즉, 상기 다결정 실리콘을 융해한 실리콘 용융액으로부터 단결정을 220 ㎜의 길이까지 끌어 올렸다. 고화율 0.626일 때의 잔탕을 샘플링하고 고화하여 철, 크롬 및 니켈의 각 원소의 농도를 측정하였다. 또한 단결정의 탑 부의 철, 크롬 및 니켈의 각 원소의 농도도 측정하였다. 계속해서 육성한 실리콘 단결정을 재융해하고, 이 실리콘 용융액으로부터 단결정을 역시 220 ㎜의 길이까지 끌어 올렸다. 고화율 0.681일 때의 잔탕을 샘플링하고 고화하여 철, 크롬 및 니켈의 각 원소의 농도를 측정하였다. 또한 단결정의 탑 부의 철, 크롬 및 니켈의 각 원소의 농도도 측정하였다.
상기 최초의 실리콘 용융액 및 재차 융해한 실리콘 용융액으로부터 끌어 올린 각각의 단결정의 탑 부의 불순물 농도는, 결정 육성전에 모든 불순물이 실리콘 용융액중에 혼입되어 있다고 가정하고, 다음 수학식 1을 이용하여 계산하였다.
<수학식 1>
단, CT는 탑 부의 불순물 농도, k0은 편석 계수, Cz는 잔탕 중의 불순물 농도, L은 잔탕 분석시의 고화율이다. 철 원소의 편석 계수는 8×10-6, 크롬 원소의편석 계수는 2.8×10-5, 니켈 원소의 편석 계수는 3×10-5이다.
잔탕중의 불순물 농도, 탑 부의 불순물 농도 등의 결과를 표 1에 나타낸다.
다결정 실리콘 단결정 재융해물(고화율 0.9 이하)
철 고화율 0.626 0.681
잔탕 농도(ppc-wt) 23 14
결정탑 농도(원자/cm3) 2 X 109 0.9 X 109
고화율 0.6 농도(원자/cm3) 5 X 109 2.2 X 109
크롬 고화율 0.626 0.681
잔탕 농도(ppc-wt) 3.8 0.8
결정탑 농도(원자/cm3) 1.1 X 109 0.2 X 109
고화율 0.6 농도(원자/cm3) 2.8 X 109 0.5 X 109
니켈 고화율 0.626 0.681
잔탕 농도(ppc-wt) 3.8 0.8
결정탑 농도(원자/cm3) 1.1 X 109 0.2 X 109
고화율 0.6 농도(원자/cm3) 2.8 X 109 0.5 X 109
표 1의 예찰로부터 분명한 바와 같이 철, 크롬 및 니켈의 각 원소의 농도가 재융해에 의해 감소된다는 것을 알 수 있었다.
예찰에 사용한 괴상의 다결정 실리콘을 폴리에틸렌제 바구니 안에 넣고, 이 바구니를 제1조 내에 두고 분사 노즐로부터 오존 농도가 20 ppm의 용해된 오존 수용액을 5000 cc/분의 비율로 다결정 실리콘에 3 분 간 분사하였다. 이어서, 제2조에 쌓인 오존 농도가 20 ppm의 용해된 오존 수용액 중에 상기 분사 처리된 다결정 실리콘이 들어 간 바구니를 5 분 간 침지하였다. 계속해서 이 바구니를 제2조로부터 끌어 올려 제3조에 쌓인 농도가 0.5 중량%의 불화수소산 중에 5 분 간 침지하였다. 계속해서 이 바구니를 제3조로부터 끌어 올려 제4조 내에 두고, 분사 노즐로부터 오존 농도가 20 ppm인 용해된 오존 수용액을 5000 cc/분의 비율로 다결정 실리콘에 3 분 간 분사하였다. 계속해서 이 바구니를 제4조로부터 끌어 올려 제5조에 쌓인 농도가 0.5 중량%의 불화수소산중에 5 분 간 침지하였다. 계속해서 이 바구니를 제5조로부터 끌어 올려 제6조에 쌓인 초순수 중에 15 분 간 침지하였다. 계속해서 이 바구니를 제6조로부터 끌어 올려 온풍 건조기내에 도입하고, 다결정 실리콘을 건조한 후, 건조한 다결정 실리콘을 바구니로부터 추출하였다.
이 세정 후의 다결정 실리콘의 철 원소 농도를 ICP 질량 분석계로 측정했더니, 평균값이 1 ppb-wt였다.
세정된 다결정 실리콘 110 ㎏을 석영 도가니에 넣고, 카본 히터로 융해하여 실리콘 용융액으로 하였다. 종결정을 실리콘 용융액에 접촉하여 단결정 실리콘 잉곳을 육성하였다. 끌어 올린 잉곳을 측정했더니, 중량은 110 ㎏(고화율 0.73), 끌어 올림 길이는 1500 ㎜이었다.
끌어 올린 잉곳을 파쇄기로 괴상으로 파쇄하였다. 이 괴상의 단결정 실리콘을 폴리에틸렌제 바구니 안에 넣고, 이 바구니를 제7조에 쌓인 아세톤 중에 30 분 간 침지하였다. 계속해서 이 바구니를 제7조로부터 끌어 올려 제8조에 쌓인 농도가 50 중량%의 불화수소산과 70 중량%의 질산의 혼합 용액 중에 5 분 간 침지하였다. 계속해서 이 바구니를 제8조로부터 끌어 올려 제9조에 쌓인 초순수 중에 15 분 간 침지하였다. 계속해서 이 바구니를 제9조로부터 끌어 올려 제8조(혼합산, 5 분)-제9조(초순수, 15 분)-제8조(혼합산, 5분)-제9조(초순수, 15 분)로의 침지를 행하였다. 바구니를 제9조로부터 끌어 올려 온풍 건조기내에 도입하고, 단결정 실리콘을 건조한 후, 건조한 단결정 실리콘을 바구니로부터 추출하였다.
이 세정 후의 단결정 실리콘의 철 원소 농도를 IC P질량 분석계로 측정했더니, 0.05 ppb-wt 이하였다.
세정된 단결정 실리콘 110 ㎏을 석영 도가니에 넣고, 카본 히터에 의해 재융해하여 실리콘 용융액으로 하였다. 종결정을 실리콘 용융액에 접촉하여 단결정 실리콘 잉곳을 육성하였다. 여기에서는 도 4에 도시한 위치 P2에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하도록 V/G을 정하여 끌어 올렸다. 끌어 올린 잉곳을 측정했더니, 중량은 80 ㎏(고화율 0.73), 끌어 올림 길이는 110 ㎜ 이었다.
이렇게 하여 끌어 올린 잉곳으로부터 슬라이스된 실리콘 웨이퍼를 랩핑하여 모따기 가공을 실시한 후, 경면 연마함으로써, 실리콘 웨이퍼를 얻었다. 얻어진 실리콘 웨이퍼를 SPV(surface photo voltage)법에 의해 철 원소 농도를 측정했더니, 평균값이 약 1×109원자/㎤이었다.
또한 상기 실리콘 웨이퍼의 결정 결함인 COP, OSF 및 L/D 에 대하여 측정하였다. COP는 실리콘 웨이퍼를 암모니아와 과산화 수소의 혼합액으로 세정된 후, 레이저 입자 계수기(KLA-Tencor사 제품, SFS6200)를 사용하고, 이 웨이퍼 표면에서의 0.12 ㎛ 이상 사이즈의 COP를 조사하였다. 또한 OSF는, 실리콘 웨이퍼를 1000 ℃의 온도에서 4 시간 열 처리하고, 계속해서 1130 ℃의 온도에서 3 시간 열 처리(발열성 산화 처리)하여 육안으로 OSF가 현재화되어 있는지 여부를 조사하였다. 또한 L/D는 상기 실리콘 웨이퍼 표면을 30 분간 세코 에칭액으로 화학 에칭하였다. 계속해서 이에 따라 나타나는 특이한 흔적을 광학 현미경으로 관찰하여 기판인 실리콘 웨이퍼의 L/D의 전사 흔적 유무를 조사하였다.
그 결과, 웨이퍼 전면에서 0.12 ㎛ 이상 사이즈의 COP는 0개였다. 또한 웨이퍼면내에서 OSF도 L/D도 전혀 출현하지 않았다.
<실시예 2>
웨이퍼에서의 저항률 10 Ω㎝, 붕소 농도 1.00×1018원자/㎤ 및 인 농도 0.99×1018원자/㎤를 목표로 하여 CCZ법에 의해 단결정 실리콘 잉곳을 끌어 올렸다. 고 순도의 다결정 실리콘 20 ㎏을 초기 원료로 하고, 이 원료와 함께 금속 붕소 1.26 g과, 인을 도핑한 실리콘 도우펀트 14.7 g과, 인을 도핑한 단결정 실리콘의 재충전 괴상물 20 ㎏을 석영 도가니에 넣고, 이 석영 도가니를 가열하여 원료 및 도우펀트를 융해하였다. 또한 금속 붕소를 포함하는 입자상 다결정 실리콘을 끌어 올리는 중에 실리콘 용융액에 서서히 공급하였다. 이 공급 원료는 합계 32 ㎏ 이었다. 실시예 1과 같은 끌어 올림 속도 V= 0.8 ㎜/분, 잉곳 중심의 온도 구배 G= 3.4℃/㎜, V/G= 0.23 ㎟/분·℃에서 끌어 올려 직경 6 인치이고 직통부가 900 ㎜의 잉곳을 얻었다. 상술한 바와 같이, 붕소와 인의 각 편석 계수는 상이하지만, 붕소의 도우펀트를 추가 보충하여 보정함으로써, 도 15에 도시한 바와 같이 잉곳의 길이가 커져 고화율이 1에 근접하더라도, 저항률은 끌어 올림 초기 때와 비교하여 변화가 적었다.
<비교예 1>
끌어 올림 속도 V를 0.9 ㎜/분으로 한 것 이외에는, 실시예 2와 동일 조건으로 잉곳를 끌어 올렸다.
<비교예 2>
실시예 2와 동일 목표값을 가지고, 금속 붕소 2.20 g과, 인을 도핑한 실리콘도우펀트 25.6 g과 인을 도핑하였다. 단결정 실리콘의 재충전 괴상물 35 ㎏을 석영 도가니에 넣고, 이 석영 도가니를 가열하여 원료 및 도우펀트를 융해하였다. 끌어 올림 속도 V= 0.8 ㎜/분, 잉곳 중심의 온도 구배 G= 3.4℃/㎜, V/G= 0.23 ㎟/분·℃에서 단결정 실리콘 잉곳을 CZ 법에 의해 끌어 올렸다. 이 끌어 올림 조건은 도우펀트를 도핑하지 않을 때의 도 11에 도시하는 D1/D0이 0.9가 되는 조건과 거의 같다. 끌어 올린 잉곳은 직경 6 인치이고 직통부가 600 ㎜이었다.
붕소의 편석 계수가 0.8 및 인의 편석 계수가 0.35이기 때문에, 잉곳의 길이가 커져 고화율이 1에 근접할수록, 도 16에 도시한 바와 같이 저항률은 변화하고, 잉곳의 도전형은 p형으로부터 n형으로 반전하였다.
<비교예 3>
끌어 올림 속도 V를 0.9 ㎜/분으로 한 것 이외에는, 비교예 2와 동일 조건으로 잉곳를 끌어 올렸다.
<비교예 4>
웨이퍼에서의 저항률 10 Ω㎝, 붕소 농도 1×1015원자/㎤를 목표로 하여 고 순도의 다결정 실리콘 35 ㎏과 함께, 붕소를 도핑한 실리콘 도우펀트 1.78 g을 석영 도가니에 넣고, 이 석영 도가니를 가열하여 원료를 융해하였다. 실시예 2와 동일한 끌어 올림 속도 V= 0.8 ㎜/분, 잉곳 중심의 온도 구배 G= 3.4 ℃/㎜, V/G= 0.23 ㎟/분·℃에서 CZ 법에 의해 끌어 올려 직경 6 인치이고 직통부가 600 ㎜인 잉곳을 얻었다.
<비교예 5>
끌어 올림 속도 V를 0.9 ㎜/분으로 한 것 이외에는, 비교예 4와 동일 조건으로 잉곳를 끌어 올렸다.
<비교예 6>
웨이퍼에서의 저항률 0.02 Ω㎝, 붕소 농도 1×1018원자/㎤를 목표로 하고, 고 순도의 다결정 실리콘 35 ㎏과 함께 금속 붕소 2.2 g를 석영 도가니에 넣고, 이 석영 도가니를 가열하여 원료를 융해하였다. 실시예 2와 동일한 끌어 올림 속도 V= 0.8 ㎜/분, 잉곳 중심의 온도 구배 G= 3.4 ℃/㎜, V/G= 0.23 ㎟/분·℃에서 CZ 법에 의해 끌어 올려 직경 6 인치이고 직통부가 600 ㎜인 잉곳을 얻었다.
<비교예 7>
끌어 올림 속도 V를 0.9 ㎜/분으로 한 것 이외에는, 비교예 6과 동일 조건으로 잉곳를 끌어 올렸다.
<비교 평가 1>
실시예 2 및 비교예 1 내지 7의 각 잉곳으로부터 슬라이스된 실리콘 웨이퍼를 랩핑하여 모따기 가공을 실시한 후, 경면 연마를 하였다.
이와 같이 하여 얻어진 실리콘 웨이퍼를 산소 분위기하, 1100 ℃에서 1 시간열 처리하여 OSF의 발생 유무를 조사하였다. 또한 도너 킬러 열 처리후, 4단자 저항 측정법에 의해 각 실리콘 웨이퍼의 저항률을 측정하였다.
계속해서 실시예 2 및 비교예 1 내지 7의 각 실리콘 웨이퍼 표면의 직경 144 ㎜의 원내에서의 0.11 ㎛ 이상 10 ㎛ 이하의 COP의 수를 레이저 입자 계수기 (KLA-Tencor사 제품, SFS6200)를 이용하여 조사하였다. 또한 실시예 2 및 비교예 1 내지 7의 각 실리콘 웨이퍼를 세코 에칭액으로 교반하지 않고 30 분 간 침지하고, 이에 따라 나타나는 특이한 유동 패턴의 유무를 발견한 후, 다시 광학 현미경으로 에칭 피트의 유무를 관찰하여 FD P및 L/D의 유무를 조사하였다.
다시 반도체 디바이스 제조 공정에 따라, 이러한 실리콘 웨이퍼를 800 ℃에서 4 시간, 계속해서 1000 ℃에서 16 시간 열 처리하였다. 열 처리한 후, 이 웨이퍼를 벽개하고, 웨이퍼 표면을 라이트(Wright) 에칭액으로 선택 에칭을 3 분 간 하고, 광학 현미경의 관찰에 의해, 웨이퍼 표면에서 깊이 300 ㎛에서의 웨이퍼 중심부에서 테두리부에 이르기까지의 BMD를 측정하여 그 밀도를 구하였다. 이러한 결과를 표 2에 나타낸다.
끌어올림 속도(mm/분) OSF링 반경(mm/분) 자항율(Ωcm) COP 밀도(COPs/cm2) FPD 밀도(FPDs/cm3) L/D 밀도(L/Ds/cm3) BMD 밀도(BMDs/cm3)
실시예 2 0.8 OSF 없음 7 - 11 0.02 ※ ※ 1 X 1010-1 X 1011
비교예 1 0.9 5 0.7 0.7 1 X 105 ※ 1 X 1010-1 X 1011
비교예 2 0.8 OSF 없음 p/n 반점 0.02 ※ ※ 1 X 1010-1 X 1011
비교예 3 0.9 5 p/n 반점 0.6 1 X 105 ※ 1 X 1010-1 X 1011
비교예 4 0.8 40 10 17 25 X 105 ※ OSF 링내:1 X 1010
OSF 링내:1 X 106
비교예 5 0.9 50 10 20 3 X 105 ※ OSF 링내:1 X 1010
OSF 링내:1 X 106
비교예 6 0.8 OSF 없음 0.03 0.02 ※ ※ 1 X 1010-1 X 1011
비교예 7 0.9 5 0.03 0.7 1 X 105 ※ 1 X 1010-1 X 1011
"※"는 검출 하한값(1×103/㎤) 이하를 의미한다.
표 2로부터 분명한 바와 같이, 붕소와 인을 도핑한 끌어 올림 속도 0.8 ㎜/분의 실시예 2의 웨이퍼에는 OSF는 출현하지 않으며, COP, FPD 및 L/D의 각 밀도도 실질적으로 0이었다. 또한 BMD 밀도는 1×1010내지 1×1011개/㎤이고, IG 효과를 갖는다는 것을 알 수 있었다. 이에 대하여 비교예 2 및 3에서는 고화율(잉곳의 길이)가 약 0.3을 넘었을 때 p형에서 n형으로 도전형이 반전하였다. 또한 비교예 4, 5의 웨이퍼에서는, 산화성 분위기하의 열 처리에서 OSF링이 나타나고, 비교예 1, 3 및 7의 웨이퍼에서는 디스크상의 OSF가 나타났다. 이에 따라, 비교예 2 및 6을 제외한 비교예 1, 3, 4, 5, 7의 웨이퍼에서는 COP 밀도가 실시예 2와 비교하여 많고,특히 비교예 4 및 5의 웨이퍼에서는 열 처리후의 BMD 밀도가 OSF 링의 내측과 외측으로 크게 상이하여 웨이퍼면내에서 균일한 IG 효과가 얻어지지 않는다는 것을 알 수 있었다. 또한 비교예 6 및 7의 웨이퍼에서는, 저항률이 0.03 Ω㎝으로, 목적으로 하는 1 내지 15 Ω㎝의 저항률이 아니었다.
<실시예 3>
원료의 다결정 실리콘에 순탄소를 첨가하여 이것을 융해하고, 이 실리콘 용융액으로부터 잉곳을 끌어 올렸다. 이 끌어 올림은, 잉곳 전체 길이가 도 4에 도시한 위치 P2에 대응하는 영역이며, 도 13에 도시한 V/G가 (V/G)1이상 (V/G)2이하의 영역에 들어가며, 영역 [PV]/영역 [PI]의 면적비가 약 1이 되도록 행하였다. 끌어 올려진 잉곳으로부터 슬라이스된 실리콘 웨이퍼를 래핑하여 모따기 가공을 실시한 후, 화학 에칭 처리에 의해 웨이퍼 표면의 손상을 제거하여 경면 실리콘 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 1×1015/㎤이었다.
<실시예 4>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 3보다 많게 한 것 이외에는, 실시예 3과 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1015/㎤이었다.
<실시예 5>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 3보다 적게 한 후,잉곳 전체 길이를 도 4에 도시한 위치 P2에 대응하는 영역으로서, 도 13에 도시한 V/G가 (V/G)1이상 (V/G)2이하의 영역에 들어가며, 영역 [PV]/영역 [PI]의 면적비가 약 1이 되도록 잉곳을 끌어 올렸다. 인상된 잉곳를 실시예 3과 마찬가지로 가공한 후, 웨이퍼 이면에 CVD법에 의해, SiH4를 사용하여 650 ℃에서 0.5 ㎛의 두께로 폴리 실리콘층을 형성하였다. 그 후, 경면 연마하여 실리콘 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1014/㎤이었다.
<실시예 6>
웨이퍼 이면의 폴리 실리콘층의 두께를 1.0 ㎛으로 한 것 이외에는, 실시예 5와 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1014/㎤이었다.
<실시예 7>
웨이퍼 이면의 폴리 실리콘층의 두께를 1.5 ㎛으로 한 것 이외에는, 실시예 5와 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1014/㎤이었다.
<실시예 8>
원료의 다결정 실리콘에 첨가하는 순탄소를 실시예 3과 동일하게 한 후, 실리콘 용융액으로부터 잉곳 전체 길이가 도 4에 도시한 위치 P2에 대응하는 영역으로하고, 도 13에 도시한 V/G가 (V/G)1이상 (V/G)2이하의 영역에 들어가며, 영역 [PV]/영역 [PI]의 면적비가 약 1이 되도록 잉곳을 끌어 올렸다. 끌어 올려진 잉곳을 실시예 3과 마찬가지로 가공한 후, 웨이퍼 이면에 CVD법에 의해 SiH4를 사용하여 650 ℃에서 1.O ㎛의 두께로 폴리 실리콘층을 형성하였다. 그 후, 경면 연마하여 실리콘 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 1×1015/㎤이었다.
<실시예 9>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 4와 동일하게 하였다. 그것 이외는 실시예 8과 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1015/㎤이었다.
<실시예 10>
웨이퍼 이면의 폴리 실리콘층의 두께를 1.5 ㎛으로 한 것 이외에는, 실시예 8과 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 1×1015/㎤이었다.
<실시예 11>
웨이퍼 이면의 폴리 실리콘층의 두께를 1.5 ㎛로 한 것 이외에는, 실시예 9와 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1015/㎤이었다.
<비교예 8>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 3보다 적게 한 후, 잉곳 전체 길이가 도 4에 도시한 위치 P2에 대응하는 영역으로서, 도 13에 도시한 V/G가 임계점 이상 (V/G)2이하의 영역에 들어가며, 영역 [PV]/영역 [PI]의 면적비가 약 1이 되도록 잉곳을 끌어 올렸다. 끌어 올려진 잉곳으로부터 슬라이스된 실리콘 웨이퍼를 랩핑하고, 모따기 가공을 실시한 후, 화학 에칭 처리에 의해 웨이퍼 표면의 손상을 제거하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 5×1014/㎤이었다.
<비교예 9>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 4보다 많게 한 것 이외에는, 실시예 4와 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 1×1016/㎤이었다.
<비교예 10>
원료의 다결정 실리콘에 첨가하는 순탄소의 양을 실시예 8보다 많게 한 것 이외에는, 실시예 8과 동일하게 하여 경면 웨이퍼를 얻었다. 이 웨이퍼의 탄소 농도는 1×1016/㎤이었다.
<비교예 11>
웨이퍼 이면의 폴리 실리콘층의 두께를 1.5 ㎛으로 한 것 이외에는, 실시예10과 동일하게 하여 경면 웨이퍼를 얻었다.
<비교 평가 2>
실시예 3 내지 11 및 비교예 8 내지 11의 각 실리콘 웨이퍼 중의 카본 농도를 하전 입자 방사화 분석에 의해, 웨이퍼 중의 산소 농도를 퓨리에 변환 적외 분광(FT-IR)에 의해 각각 측정하였다. 다시 각 웨이퍼를 산소 분위기하 800 ℃에서 4 시간 열 처리한 후, 산소 분위기하, 1000 ℃에서 16 시간 열 처리하였다. 열 처리한 후, 각 웨이퍼를 벽개하고, 다시 웨이퍼 표면을 라이트(Wrig1lt) 에칭액으로 선택 에칭을 행하여 광학 현미경의 관찰에 의해, 웨이퍼 표면으로부터 깊이 3OO ㎛ 에서의 웨이퍼중심부와 웨이퍼의 반지름의 1/2 부근의 BN4D를 측정하여 그 밀도를 구하였다. 이러한 결과를 표 3에 나타낸다.
표 3으로부터 분명한 바와 같이, 실리콘 웨이퍼의 열 처리 후에, 비교예 8, 10, 11에서는 웨이퍼 중심부와 웨이퍼 반경의 1/2 부근의 쌍방에서 BMD 밀도가 IG 효과가 있다는 108/㎤ 내지 1011/㎤의 범위에 들어가지 않은 것에 반하여 실시예 3 내지 11의 실리콘 웨이퍼에서는 웨이퍼 중심부와 웨이퍼 반지름의 1/2 부근의 쌍방에서, BMD 밀도가 IG 효과가 있다는 108/㎤ 내지 1011/㎤의 범위에 들어가 있었다. 비교예 9의 웨이퍼의 BMD 밀도는 웨이퍼 중심부와 웨이퍼 반지름의 1/2 부근에서 크게 달라 비교예 9의 웨이퍼면내에서 균일한 IG 효과가 얻어지지 않았다.
면적비 카본 농도 산소 농도 이면 폴리실리콘 두께 열처리후의 BMD 밀도
(원자/cm3) (원자/cm3) 영역[PV]웨이퍼 중심부(BMDs/cm3) 영역[PvI]웨이퍼의 R/2(cm3)(BMDs/cm3)
실시예 3 약 1 1 X 1015 1.2 X 1018 0 5.0 X 109 3.3 X 109
실시예 4 약 1 5 X 1015 1.2 X 1018 0 2.3 X 1010 5.0 X 109
실시예 5 약 1 5 X 1014 1.2 X 1018 0.5 5.5 X 109 5.0 X 109
실시예 6 약 1 5 X 1014 1.2 X 1018 1.0 6.5 X 109 5.5 X 109
실시예 7 약 1 5 X 1014 1.2 X 1018 1.5 9.0 X 109 7.5 X 109
실시예 8 약 1 1 X 1015 1.2 X 1018 1.0 1.7 X 1010 1.6 X 1010
실시예 9 약 1 5 X 1015 1.2 X 1018 1.0 3.1 X 1010 3.0 X 1010
실시예 10 약 1 1 X 1015 1.2 X 1018 1.5 1.8 X 1010 1.7 X 1010
실시예 11 약 1 5 X 1015 1.2 X 1018 1.5 3.3 X 1010 3.1 X 1010
비교예 8 약 1 5 X 1014 1.2 X 1018 0 3.5 X 109 5.0 X 106
비교예 9 약 1 1 X 1016 1.2 X 1018 0 6.0 X 1010 1.0 X 1010
비교예 10 약 1 1 X 1016 1.2 X 1018 1.0 1.7 X 1011 1.6 X 1011
비교예 11 약 1 1 X 1016 1.2 X 1018 1.5 2.3 X 1011 2.2 X 1011
본 발명의 실리콘 웨이퍼는 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×1O3개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역으로 이루어져 전기적 특성이 우수하며, 디바이스 공정의 열 처리로 웨이퍼면내에서 균일한 게터링 효과가 얻어져 비교적 높은 끌어 올림 속도에서도 점결함 응집체가 거의 존재하지 않아 높은 수율로 반도체 집적 회로를 제조할 수 있다.

Claims (9)

  1. 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역을 포함하며, 철 오염 농도가 2×109원자/㎤ 이하인 것을 특징으로 하는 실리콘 웨이퍼.
  2. 제1항에 기재한 실리콘 웨이퍼를 제작하기 위한 단결정 실리콘 잉곳(ingot).
  3. 괴상 또는 입자상의 다결정 실리콘을 용해된 오존 수용액으로 세정하는 제1 세정 공정,
    제1 세정 공정에서 세정된 다결정 실리콘을 불화수소산 또는 불화수소산과 질산의 혼합산으로 세정하는 제2 세정 공정,
    제2세정 공정에서 세정된 다결정 실리콘을 초순수로 헹구는 공정,
    헹군 다결정 실리콘을 융해하고 이 실리콘 용융액으로부터 고화율 0.9 이하에서 단결정 실리콘 잉곳을 끌어 올리는 공정,
    이 끌어 올린 단결정 실리콘 잉곳을 괴상 또는 입자상 단결정 실리콘으로 제조하는 공정,
    이 괴상 또는 입자상의 단결정 실리콘을 용해된 오존 수용액으로 세정하는제3세정 공정,
    제3세정 공정에서 세정된 단결정 실리콘을 불화수소산 또는 불화수소산과 질산의 혼합산으로 세정하는 제4세정 공정,
    제4세정 공정에서 세정된 단결정 실리콘을 초순수로 헹구는 공정,
    헹군 단결정 실리콘을 다시 융해하고, 이 실리콘 용융액으로부터 (V/G)1이상(여기서, V는 융해된 실리콘 용융액으로부터 잉곳을 끌어 올리는 속도(㎜/분)이며, G는 잉곳과 실리콘 용융액의 접촉면에서의 온도 구배(℃/㎜)이며, (V/G)1은 격자간 실리콘형 점결함 응집체 발생을 방지하는 제1 임계비임) (V/G)2이하(여기서, V 및 G는 상기 정의된 바와 같으며, (V/G)2는 간극형 점결함 응집체를 잉곳의 중앙에 있는 간극형 점결함이 주로 존재하는 영역내로 제한되는 제2 임계비임)의 비율이 되도록 끌어 올림 속도 및 온도 구배를 제어하여 고화율 0.9 이하에서 다시 단결정 실리콘 잉곳을 끌어 올리는 공정, 및
    상기 단결정 실리콘 잉곳으로부터 실리콘 웨이퍼를 제작하는 공정을 포함하는 실리콘 웨이퍼의 제조 방법.
  4. 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하이며, p형으로서의 도전형의 저항율이 1 내지 15 Ω㎝ 범위내로 조정된 실리콘 웨이퍼.
  5. 단결정 실리콘 잉곳 중의 p형 불순물이 소정의 제1 농도(C1)가 되며, n형 불순물이 상기 제1 농도보다 작은 소정의 제2 농도(C2)가 되도록 상기 p형 불순물 및 n형 불순물 각각을 원료 실리콘이 융해된 실리콘 용융액에 각각 포함시키고, 상기 실리콘 용융액으로부터 잉곳을 끌어 올림으로써, 상기 잉곳으로부터 저항률이 조정된 실리콘 웨이퍼를 제조하는 방법.
  6. 제5항에 있어서, p형 불순물이 붕소이고, n형 불순물이 인, 안티몬 또는 비소이며, 단결정 실리콘 잉곳 중의 제1 농도(C1)가 1×1017내지 1×1020원자/㎤의 범위내이며, 제2 농도(C2)가 0.90 C1내지 0.999 C1원자/㎤의 범위내이도록 상기 p형 불순물 및 n형 불순물을 도핑하고, 웨이퍼 상태에서 열산화 처리를 하였을 때 링상으로 발생되는 산화 유기 적층 결함이 웨이퍼 중심부에서 소멸되도록 V/G (㎟/분·℃)의 값을 정하여 상기 잉곳을 끌어 올리며, V 및 G가 제3항에 각각 기재한 의미와 동일한 것인 제조 방법.
  7. 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역 [P]를 포함하는 잉곳으로부터 추출된 실리콘 웨이퍼에 있어서,
    영역 [P]를 포함하거나 영역 [PV]와 영역 [PI] 둘다를 포함하며, 영역 [PV]/영역 [PI]의 면적비가 9 미만이며, 탄소 농도가 1×1015내지 5×1015/㎤인 것을 특징으로 하되, [I]는 단결정 실리콘 잉곳내에서의 격자간 실리콘형 점결함이 주로 존재하는 영역, [V]는 간극형 점결함이 지배적으로 존재하는 영역, [PV]는 상기 영역 [V]에 인접하고 또한 상기 결함이 없는 영역 [P]에 속하여 산화 유기 적층 결함을 형성할 수 있는 최저의 간극형 점결함 농도 보다 낮은 간극형 점결함 농도를 갖는 영역, [PI]는 상기 영역 [I]에 인접하며 상기 결함이 없는 영역 [P]에 속하여 침입형 전위를 형성할 수 있는 최저의 격자간 실리콘형 점결함 농도 미만의 격자간 실리콘형 점결함 농도를 갖는 영역을 의미하는 것인, 점결함 응집체가 존재하지 않는 실리콘 웨이퍼.
  8. 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역 [P]를 포함하는 잉곳으로부터 추출된 실리콘 웨이퍼에 있어서,
    영역 [PI]을 포함하거나 영역 [PV]와 영역 [PI] 둘다를 포함하는 영역 [PV]/ 영역 [PI]의 면적비가 9 미만이며, 웨이퍼 이면에 두께 0.1 내지 1.6 ㎛의 폴리 실리콘층이 형성된 것을 특징으로 하되, [PI] 및 [PV]이 제7항에 기재한 의미와 동일한, 점결함 응집체가 존재하지 않는 실리콘 웨이퍼.
  9. 격자간 실리콘형 점결함 응집체 또는 간극형 점결함 응집체의 검출 하한값을 1×103개/㎤라할 때, 상기 점결함 응집체의 수가 상기 검출 하한값 이하인 결함이 없는 영역 [P]를 포함하는 잉곳으로부터 추출된 실리콘 웨이퍼에 있어서,
    영역 [PI]를 포함하거나 영역 [PV] 및 영역 [PI] 둘 다를 포함하며, 영역 [PV]/영역 [PI]의 면적비가 9 미만이며, 탄소 농도가 1 내지 5×1015/㎤이고, 웨이퍼 이면에 두께 0.1 내지 1.6 ㎛의 폴리실리콘층이 형성된 것을 특징으로 하되, [PI] 및 [PV]는 제7항에 기재한 의미와 동일한, 점결함 응집체가 존재하지 않는 실리콘 웨이퍼.
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