KR100378417B1 - 박막트랜지스터어레이기판의제조방법 - Google Patents

박막트랜지스터어레이기판의제조방법 Download PDF

Info

Publication number
KR100378417B1
KR100378417B1 KR10-1998-0027469A KR19980027469A KR100378417B1 KR 100378417 B1 KR100378417 B1 KR 100378417B1 KR 19980027469 A KR19980027469 A KR 19980027469A KR 100378417 B1 KR100378417 B1 KR 100378417B1
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
electrode
exposure
pattern
Prior art date
Application number
KR10-1998-0027469A
Other languages
English (en)
Other versions
KR19990013690A (ko
Inventor
다까히꼬 와따나베
오사무 스께가와
Original Assignee
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽕덴끼 가부시끼가이샤 filed Critical 닛뽕덴끼 가부시끼가이샤
Publication of KR19990013690A publication Critical patent/KR19990013690A/ko
Application granted granted Critical
Publication of KR100378417B1 publication Critical patent/KR100378417B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

단일 마스크를 사용하여 다수회 노광함으로써 형성되는 대형 액정표시패널에 있어서, 노광 연결부에 노광용 오프셋을 만듬으로써, TFT 의 게이트와 소스 사이의 축적 용량이 조정되어 스크린에서 피드수루 전압의 변화가 감소된다. 또한, 게이트 신호선 또는 스토리지선과 화소전극 사이의 오버랩 영역이 게이트 신호 입력부로부터 떨어짐에 따라, 오버랩 면적이 작아지게 준비하고, 오버랩 면적이 보다 작아짐으로써, 축적용량이 작아지고, 따라서, 단일 노광영역 내에서 피드스루 전압의 변화가 감소된다.

Description

박막 트랜지스터 어레이 기판의 제조 방법
본 발명은 박막 트랜지스터 어레이 기판을 제조하는 방법에 관한 것이다.
최근, 액정 패널이 휴대형 퍼스널 컴퓨터나 데스크톱 퍼스널 컴퓨터의 모니터 또는 투사형 모니터 등에 폭넓게 이용되고 있다. 특히, 표시 화소에 화상신호의 스위치로 되는 박막 트랜지스터(이하, TFT 라고 불림)를 설치한 액티브 매트릭스형 액정 패널은 콘트라스트나 응답속도 등의 화질이 우수하여, 용도가 급증하고 있다.
그러나, TFT 를 사용한 액정표시패널에는, 트랜지스터가 갖는 기생용량에 기인한 피드스루 (feedthrough) 라고 불리우는 표시면 내에 분포되는 표시전위변화에 의해, 표시품질이 저하되는 문제가 있다. 특히, 대형 패널에서는, 표시면 내에서의 피드스루 분포가 크게 나타나는 경향이므로, 최근의 화면 크기의 대형화에 있어서 큰 문제가 되고 있다.
다음에, 이 피드스루 현상에 관해 설명한다. 일반적으로, 박막 트랜지스터를 이용한 액티브 매트릭스 액정 표시에서는, 박막 트랜지스터의 게이트와 소스 사이의 기생용량 효과 때문에, 게이트 기입 신호의 하강 시에, 화소용량의 전위가 변동한다. 이러한 변동량을 피드스루 전압이라고 부른다. 피드스루 전압 (VFD)은 TFT 의 게이트와 소스 사이의 용량 (CGS), 액정용량 (CLS), 스토지리 용량 (CSC) 및 게이트 신호 진폭 (△VG) 을 사용하여 표현하면, 수학식 1 로 주어진다.
[수학식 1]
VFD: 피드 스루 전압,
CGS: TFT 게이트와 소스 사이 용량,
CLC: 액정 용량,
CSC: 스토리지용량,
△VG: 게이트 신호 진폭.
다음에, 피드스루 전압의 어레이 면내 분포에 관해 설명한다.
수학식 1 은 게이트 신호가 이상적인 펄스인 경우이지만, 실제의 액티브 매트릭스 LCD 에서, 방형 펄스 (square pulse) 의 형태로 입력된 게이트 기입 신호 (주사선 선택 펄스) 는, 시정수 (time constant) 에 의해, 입력 지점으로부터의 거리가 떨어짐에 따라, 신호파형에 라운딩 (rounding) 이 생기며, 이 라운딩에 의해 게이트 신호의 하강 시작으로부터 완전히 트랜지스터가 오프될 때까지의 시간차가 발생한다. 그 결과, 피드스루로 인해 변동하려고 하는 화소용량의 전위가 어느 정도 회복되고, 따라서, 게이트 신호의 라운딩이 작은 입력측과 상기 게이트 신호의 라운딩이 큰 비입력측에서 피드스루 전압에 차이가 발생한다.
게이트 신호의 라운딩 효과를 계산함으로써, 피드스루 전압 (VFD) 은 수학식 2 에 같이 표현된다.
[수학식 2]
△t : 펄스의 라운딩으로 인한 게이트 지연시간 (TFT 컷-오프 전압까지 경과한 시간), IDS: 상기 지연 시간 내에 재충전을 위해 흐르는 TFT 평균 전류.
△t 는, 배선시정수 (wiring time constant) (배선저항 × 배선용량) 에 비례하기 때문에, 게이트 신호 입력에서는 무시할 수 있을 만큼 작아, IDS△t ≒ 0 으로 된다. 따라서, 게이트 신호 입력측 및 그 반대측 사이의 피드스루 전압차는, 수학식 2 와 수학식 1 의 차이로서, 수학식 3 에 의해 주어진다.
[수학식 3]
상술한 바와 같이, 게이트 신호 파형의 라운딩에 의한 표시화면 내에서의 피드스루 전압차는, 배선시정수에 비례하기 때문에, LCD 가 대형화될수록 문제가 커진다.
상술된 문제에 대해, 표시화면 내의 피드스루 전압 분포를 감소시키기 방법으로서, 수학식 3 의 (CLC+ CSC+ CGS) 값을 가급적 크게 하는 방법이 있으나, 이것이외에도, 배선지연의 증가, 개구율의 저하 등의 다른 요인에 의해서도 LCD 의 품질이 저하될 수 있다.
다른 방법으로서, 표시화면 내의 트랜지스터 소자의 보조용량을 게이트 배선방향으로 변환시킴으로써, 게이트 신호의 라운딩에 인한 피드스루 전압 변화를 보상하는 방법이 있다. 상기 방법의 예는 도 1 을 참고하여 설명될 것이다 (일본 특개평 232509/93 호 참조).
도 1 에서, 도면부호 5 는 게이트 신호선, 6 은 화소 전극, 8 은 드레인 신호선, 12 는 층간절연막, 15, 16 및 17 은 스토리지 용량, 21 은 게이트 전극, 22는 드레인 전극 및 23 은 소스 전극을 나타낸다. 도 1 에서 도시된 종래 기술에서는, 수학식 2 의 축적 용량 (CSC) 을 게이트 신호의 입력측에서 크게 설계하고, 입력측으로부터 떨어짐에 따라 작아지도록 설계치를 변화시킨다. 따라서, 입력측의 피드스루 전압 (VFD IN) 을 작게, 비입력측의 피드스루 전압 (VFD OUT) 을 크게 하여, 결과적으로 △VFD가 0 V 가 되게 할 수 있다.
그러나, 도 1 에서 도시된 방법은, 표시면에 단일 노광을 실시하는 것을 전제로 하고 있고, 표시면을 다수회의 노광으로 형성하는 대형 패널에 적용하기 어렵다.
여기에서, 대형 박막 트랜지스터 어레이 기판의 패턴을 형성하는 노광 프로세스에 대해 설명한다. 노광방식에는, 일괄노광방식(a full aligner system)과 분할노광방식 (a stepping aligner system)의 2 종류의 방식이 있다. 일괄노광방식에서는, 화면 사이즈 이상의 대형 마스크를 사용하여 제품 패턴을 노광하는 방식이다. 이 방식에서는, 노광할 수 있는 화면사이즈가 광학장치 및 마스크의 크기에 의해 제약되기 때문에, 매우 대형의 패널을 노광하는 것은 불가능하다.
한편, 분할노광방식에서는, 소형의 마스크를 이용하여, 패턴의 전체 영역을 몇 개의 부분으로 분할하여 노광한다. 특히, 동일 소자의 어레이 패턴으로 형성되는 표시부의 경우에는, 동일한 마스크를 이용하여 반복적으로 노광을 실시함으로써, 아무리 큰 표시부라도 형성될 수 있다.
그러나, 상술한 일본 특개평 232509/93 호에 개시된 방법을 분할노광방식에 적용하면, 분할된 각각의 데이터가 개별적인 것으로 되어, 각각 별도의 마스크를 사용하여 노광해야 한다. 이의 구체예가 도 2 에 도시된다.
도 2 에 따르면, 게이트 신호선 (5) 및 화소전극 (6) 의 오버랩부 (7) 가, 게이트 신호 입력측으로부터 떨어질수록 단계적으로 작아지게 된다. 제품 패턴을 가로방향으로 4 분할하는 분할노광방식으로 오버랩부 (7) 를 형성하는 경우, 노광 영역 (a), (b), (c), (d) 는 디자인이 다르기 때문에, 각 영역에 대응하는 마스크를 준비하여 사용해야 한다.
이 경우, 마스크수의 증가에 의한 노광시간의 장시간화, 마스크 간의 연결 작업 및 마스크/전극 오버래핑 작업의 정밀도 관리의 복잡화, 그리고 최악의 경우, 노광장치의 마스크 교환수의 상한을 초과하여 노광이 불가능하게 되는 등의 생산성을 현저하게 저하시키는 결점이 있다.
본 발명의 목적은, 분할노광방식을 채용하는 대형화면사이즈용 박막 트랜지스터 어레이 기판에 있어서, 배선 재료의 변경, 배선층 막두께의 증가 및 배선폭의 확대를 도모하지 않고, 표시화면 내에서의 피드스루 전압 분포를 균일하게 할 수 있는 박막 트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
도 1 은 종래의 액정표시장치의 구조를 도시한 평면도.
도 2 는 종래의 액정표시장치의 설명도.
도 3 은 본 발명에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 4 는 도 3 의 주요 부분의 확대도.
도 5 는 도 4 의 라인 A - A', B - B', C - C' 을 따른 단면도.
도 6 은 도 3 의 주요 부분의 등가 회로도.
도 7 은 도 3 의 노광영역의 연결부를 확대한 확대도.
도 8 은 도 3 의 노광영역의 연결부의 등가 회로도.
도 9 는 도 3 의 ① - ⑦ 부분의 피드스루 전압 측정을 도시한 도면.
도 10 은 도 3 의 노광영역 연결부 ③, ④ 상의 박막 트랜지스터를 확대하여 얻은 확대도.
도 11 은 도 3 의 노광영역 연결부 ③ 상의 박막 트랜지스터를 절단하여 얻은 단면도.
도 12 는 도 3 의 노광영역 연결부 ④ 상의 박막 트랜지스터를 절단하여 얻은 단면도.
도 13 은 본 발명에 따른 노광 시스템이 적용될 때, 도 3 에 도시된 연결부③, ④ 의 등가 회로도.
도 14 는 본 발명에 따른 노광 시스템이 적용될 때, 도 3 에 도시된 ① - ⑦ 부분의 피드스루 전압 측정을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 액정 패널 2 : 게이트 신호 입력부
3 : 표시부 4 : 단일 마스크에 의한 노광된 영역
5 : 게이트 신호선 6 : 화소 전극
7 : 게이트 신호선과 화소전극의 오버랩부
8 : 드레인 신호선 9 : 글래스 기판
10 : 액정 11 : 보호막
12 : 층간 절연막 13 : 대향전극
14 : 박막 트랜지스터 15, 16, 17 : 축적 용량
18 : 액정 용량 19, 20 : 게이트 소스 용량
21 : 게이트 전극 22 : 드레인 전극
23 : 소스 전극
상기 목적을 이루기 위해서, 본 발명에 따라 박막 트랜지스터 어레이 기판을 제조하는 방법은, 단일 마스크로 분할노광을 실시함으로써, 어레이 패턴으로 형성되는 표시부를 박막 트랜지스터 어레이 기판 내에 형성하는 박막 트랜지스터 어레이 기판을 제조하는 방법으로서, 상기 표시부는, 게이트 신호선과 드레인 신호선의 교차 위치에 박막 트랜지스터와 화소전극을 갖는 것이고, 단일 마스크에 의해 노광영역 내에 박막 트랜지스터를 형성하는 과정에서, 박막 트랜지스터의 드레인 전극의 패턴 노광시에, 게이트전극의 패턴과 소스전극의 패턴 사이의 오버랩량이 게이트신호 입력부측으로부터 떨어짐에 따라 커지도록 노광마다 얼라인먼트 오프셋을 증가시키는 방향으로 오프셋을 실시하여, 게이트전극과 소스전극 사이의 기생용량을 증가시키는 것이다.
또한, 상기 화소전극과 게이트신호선, 또는 상기 화소전극과 상기 화소전극과 독립한 전위를 줄 수 있도록 형성된 전극을 층간절연막을 사이에 두고 오버랩시켜 오버랩부에 형성되는 보조용량의 값을, 게이트신호 입력부측으로부터 떨어짐에 따라 단계적으로 작아지도록 단일 마스크의 노광영역 내에서 변화시키는 것이다.
본 발명의 실시예를 도면을 참조하여 아래에서 설명한다.
도 3 은 본 발명의 실시예에 따른 액정패널을 도시한 평면도이고, 도 4 는 도 3 의 확대도이며, 도 4a 는 도 3 에 도시된 단일 마스크에 의한 노광영역의 좌측 중앙부분 ① 의 확대도, 도 4b 는 도 3 에 도시된 단일 마스크에 의한 노광영역의 중앙부분 ② 의 확대도, 도 4c 는 도 3 에 도시된 단일 마스크에 의한 노광영역의 우측 중앙부분 ③ 의 확대도, 도 5a 는 도 4a 의 라인 A - A' 을 따른 단면도, 도 5b 는 도 4b 의 라인 B - B' 을 따른 단면도, 도 5c 는 도 4c 의 C - C' 을 따른 단면도, 도 6a 는 도 3 의 ① 부분의 회로도, 도 6b 는 도 3 의 ② 부분의 회로도, 도 6c 는 도 3 의 ③ 부분의 회로도이다.
도 3 에 도시된 액정 패널 (1) 에서, 2행 3열의 6부분으로 이루어진 표시 부 (3) 는 단일 마스크를 이용하여 6 회 노광함으로써 형성된다. 게이트신호 입력부 (2) 가 표시부 (3) 의 직교하는 2변 중 1변측에 형성되고 신호입력부 (2a) 가 다른 1변측에 형성되어 있다. 또한, 표시부 (3) 중 빗금친 부분은, 단일 마스크에 의해 노광되는 영역 (4) 을 나타낸다.
또한, 도 4 및 5 에서, 단일 마스크에 의한 1회의 노광영역의 단위로 글래스기판 (9) 상에 게이트 신호선 (5) 이 소요의 패턴으로 형성되고, 게이트 신호선 (5) 일부가 도시되지 않은 게이트 산화막으로 피복된 후, 비정질 실리콘 등으로 이루어지는 소스/드레인이 형성됨으로써, 박막 트랜지스터 (TFT) (14) 가 구축된다.
그리고, TFT (14) 의 드레인에 드레인 신호선 (8) 이 접속되고, 층간절연막 (12) 이 적층되어 이들이 피복되고, 층간절연막 (12) 상에 화소전극 (6) 이 형성되고, 화소전극 (6) 이 TFT (14) 의 소스에 접속된다.
화소전극 (6) 은 층간절연막 (12) 을 사이에 두고 전단의 TFT (14) 및 화소 전극 (6) 에 접속되는 전단의 게이트 신호선 (5) 의 일부에 중첩되도록 패턴형성되고, 보호막 (12) 으로 피복되어 보호되고 있다.
또한, 전술한 바와 같이 준비된 글래스 기판 (9) 에 대향 배치되는 글래스 기판 (9) 상에서, 대향전극 (13) 이 형성되고, 상기 대향전극 (13) 과 보호막 (11) 사이의 공극 내에 액정 (10) 이 충전된다.
도 4 및 5 에 도시된 구성에 의해, 도 3 에 도시된 단일 마스크에 의해 노광영역 (4) 중, 게이트신호 입력부(2) 측의 좌측부 ① 에서는, 도 6a 에 도시된 바와 같이, TFT (14) 의 소스와 게이트 신호선 (5) 사이에 스토리지 용량 (15) 이 기생하고, TFT (14) 의 게이트와 소스 사이에 게이트 소스 용량 (19) 이 기생하고, 대향전극 (13) 과 TFT (14) 의 소스 사이에 액정 용량 (CLC) 이 기생한다.
또한, 도 3 에 도시된 단일 마스크에 의한 노광영역 (4) 중, 중앙부 ② 및 우단부 ③ 에서 도 6b, 6c 에서 도시된 바와 같이, 스토리지 용량 (16 및 17) 이 기생한다.
그래서, 본 발명의 박막 트랜지스터 어레이 기판 제조 방법에서는, 도 4 및 도 5 에 도시된 바와 같이, 화소전극 (6) 과 게이트신호선 (5), 또는 화소전극 (6) 및 독립된 전위를 주도록 형성된 전극을 층간절연막 (12) 을 사이에 두고 오버랩시켜, 오버랩부 (7) 를 형성하고, 상기 오버랩부 (7) 에 형성되는 보조용량의 값을, 게이트신호 입력부 (2) 측으로부터 떨어짐에 따라 단계적으로 작아지도록 단일 마스크 노광영역 (4) 내에서 변화시킨다.
여기에서, 도 3 내지 도 6 에 있어서, 단일 마스크에 의한 노광영역 (4) 중, 게이트신호 입력부 (2) 측의 좌측부 ① 에 있는 스토리지 용량 (15) 이 CSC1으로 하고, 중앙부 ② 에 있는 스토리지 용량 (16) 은 CSC2로, 우단부 ③ 에 있는 스토리지용량 (17) 은 CSC3로 한다. 이들 스토리지 용량이 CSC1> CSC2> CSC3의 관계로 되도록 연속적으로 변화시켜, 단일 마스크를 사용한 노광 범위 내에서의 피드스루 전압을 보상하기 위해서는, 상기 CSC1및 CSC3의 관계가 수학식 4 를 만족하게 해야 한다.
[수학식 4]
다음에, 도 3 에서의 단일 마스크에 의한 노광영역 (4) 의 연결부분에서의 노광이 실시되지만, 가로방향의 연결부인 ③, ④ 부 또는 ⑤, ⑥ 부에 주목하면, 도 7a, 7b 에 도시된 바와 같이, 단일 마스크에 의한 좌단부 ③ (또는 ⑤) 패턴과, 우단부 ④ (또는 ⑥) 패턴이 서로 인접하게 형성된다.
도 7a, 7b 에 도시된 소자의 등가 회로가 도 8 에 주어진다. 예컨대, 도 8 은 도 7 의 접합부 ③ 및 ④ 를 예를 들어 도시한다. 동일한 노광조건 하에서, 연결부 ③, ④ 및 연결부 ⑤, ⑥ 에 노광을 실시하면, 도 3 의 ①부로부터 ⑦부까지의 각 노광영역 (4) 내에서의 피드스루 전압은, 도 9 에 도시된 바와 같이, 단일 마스크에 의한 노광영역 (4) 을 단위로 하여 계단 형상으로 변화하게 된다.
노광영역의 연결부 ③, ④ 의 피드스루 전압 VFD3, VFD4를 계산하기 위해, 수학식 5 및 6 이 이용된다.
[수학식 5]
[수학식 6]
표시화면 내의 피드스루 전압을 균일화하기 위해서는, 단일 마스크를 이용하여 1 행 1 열에 형성된 노광영역 (4) 의 우단부의 피드스루 전압 (VFD3) 과 단일 마스크를 이용하여 1 행 2 열에 형성된 노광영역 (4) 의 좌단부의 피드스루 전압 (VFD4) 을 일치시키는 것이 필요하다. 그러나, 액정용량 CLC, 스토리지 용량 CSC1,CSC3는 일정하다.
그래서, 본 발명에 따른 박막 트랜지스터 어레이 기판 제조 방법에서는, 단일 마스크로 분할노광을 실시함으로써, 어레이 패턴으로 형성되는 표시부 (4) 를 박막 트랜지스터 어레이 기판에 형성하는 박막 트랜지스터 어레이 기판의 제조방법을 대상으로 하는 것으로, 상기 표시부 (3) 는, 게이트신호선 (7) 과 드레인 신호선 (8) 과의 교차위치에 박막 트랜지스터 (14) 와 화소전극 (6) 을 갖는 것이고, 단일 마스크에 의한 노광영역 (4) 내에 박막 트랜지스터 (14) 를 형성하는 과정에서, 박막트랜지스터 (14) 의 드레인 전극 (22) 의 패턴 노광시에, 게이트 전극 (21) 의 패턴과 소스전극 (23) 의 패턴의 오버랩량이 게이트신호 입력부 (2) 측으로부터 오버랩부가 떨어짐에 따라 커지도록 노광마다 얼라인먼트 오프셋을 증가시키는 방향으로 오프셋을 실시하여, 게이트전극 (21)과 소스전극 (23) 사이의 기생 용량 (CGS) 을 증가시키는 것을 특징으로 한다.
이하, 본 발명에 따른 박막 트랜지스터 어레이 기판 제조 방법의 실시예를 도 10 및 11 을 참고하여 설명한다. 도 10 은 본 발명에 따른 박막 트랜지스터 어레이 기판에서의 박막 트랜지스터 (14) 를 도시한 평면도이고, 도 11 은 도 10 의라인 D - D' 을 따른 단면도이다.
도 11 에 도시된 바와 같이, 박막 트랜지스터 (TFT) 의 게이트 전극 (21) 과 소스전극 (23) 사이의 기생용량은, TFT 채널부분의 드레인전극 (22) 과 소스전극 (23) 사이의 중심으로부터 소스전극 (23) 측에서 게이트전극 (21) 상에 있는 비정질 실리콘 등의 층간절연막 (24)의 면적에 비례한다.
그래서, 도 12 에 도시된 바와 같이, 드레인전극 (22) 과 소스전극 (23) 의 노광시에, 게이트전극 (21) 과 소스전극 (23) 사이의 오버랩 (24a) 이 증가하도록, 도 11 에 도시된 상태로부터, 음의 X 방향으로 △x 의 오프셋을 실시하여 패턴을 형성함으로써, TFT (14) 의 게이트전극 (21) 및 소스전극 (23) 사이의 기생 용량을 CGS1으로부터 CGS2로 증가시키는 방향으로 변경된다.
도 12 에 도시된 상태에 해당하는 등가 회로는 도 13 에서 도시된다. 이 경우, 도 3 에 도시한 ④ 부분의 피드스루 전압 (VFD4) 은 수학식 7 로 표현된다.
[수학식 7]
수학식 6 에서의 CGS1가 수학식 7 에서는 CGS2로 변경된다는 점에서 수학식 7 은 수학식 6 과 다르다.
이와 같이, TFT (14) 의 게이트전극 (21) 및 소스전극 (23) 사이의 기생용량 CGS를 변화시킴으로써, 도 3 에 도시된 ③ 부분의 피드스루 전압 (VFD3) 및 ④ 부분의 피드스루 전압 (VFD4) 이 서로 동일하게 되므로, 수학식 8 이 성립한다.
[수학식 8]
여기서, 도 3 에 도시된 ③ 부분 및 ④ 부분의 게이트 배선저항에 의해 발생되는 게이트신호의 라운딩에 의한 소스전극으로부터 드레인전극으로 흐르는 전류 ∫IDSdt가 동일한 것으로 생각할 수 있기 때문에, 수학식 8 을 수학식 9 로 근사할 수 있다.
[수학식 9]
△VG가 생략되면,
로서, CGS2는 수학식 10 에 의해서 다음과 같이 표현된다.
[수학식 10]
수학식 10 을 만족하도록 CGS2를 조절함으로써, 단일 노광 마스크를 사용해도, 3 의 ③ 및 ④ 부분의 피드스루 전압을 동일하게 할 수 있다.
이상의 설명이, 도 3 의 단일 마스크에 의한 노광영역 (4) 의 가로방향의 연결부인 ③ 및 ④ 부분에 대해 설명되었지만, 동일하게 ⑤ 및 ⑥ 부분을 처리함으로써 도 14 에 도시된 바와 같이 ① 부분에서 ⑦ 부분까지 화면내에서 피드스루 전압이 균일화된 액정표시패널을 얻을 수 있다.
또한, 본 발명의 제조방법은, 스토리지 용량을 형성하는 배선이 게이트배선 또는 보조용량 배선 중 어느 하나이어도 적용될 수 있으며, 게다가 상기 방법은, 트랜지스터 형성 방향이 수직 또는 수평 어느 쪽이어도 실현될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 단일 마스크에 의한 노광영역에 있어서, 노광영역의 우측 및 좌측의 피드스루 전압이 기생용량에 의해 보상되는 마스크가 사용되고, 노광패턴마다 박막 트랜지스터 부분에서의 기생용량 (CGS) 이 증가되도록 오프셋이 실시됨으로써, 단일 노광용 마스크를 사용하여 다수회 분할노광하는 경우에도, 피드스루 전압의 좌우의 차가 적고, 신뢰성이 우수한 박막 트랜지스터 어레이 기판을 얻을 수 있다.
여기에 개시된 실시예의 변경 및 수정은 당기 기술분야의 당업자에게 명백할 것이다. 그러한 모든 수정 및 변경은 첨부한 청구범위 내에 포함된다.

Claims (2)

  1. 단일 마스크를 사용하여 분할노광을 실시함으로써, 어레이 패턴으로부터 형성되는 표시부를 박막 트랜지스터 어레이 기판 상에 형성하는 박막 트랜지스터 어레이 기판 제조방법으로서,
    게이트 신호선 및 드레인 신호선의 교차 위치에 박막 트랜지스터 및 화소 전극을 제공하는 단계; 및
    단일 마스크를 통해 노광영역 내에 상기 박막 트랜지스터를 형성하는 단계를 구비하며,
    상기 박막 트랜지스터의 드레인 전극과 소오스 전극의 패턴이 노광될 때, 게이트 전극의 패턴과 소스 전극의 패턴 사이의 오버랩량이 게이트 신호 입력부측으로부터 떨어짐에 따라 커지도록 노광마다 얼라인먼트 오프셋을 증가시키는 방향으로 상기 마스크상의 드레인 전극의 패턴과 소오스 전극의 패턴의 국소적인 위치의 오프셋을 실시하여, 게이트 전극과 소스 전극 사이의 기생 용량을 증가시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
  2. 제 1 항에 있어서, 상기 화소전극과 게이트 신호선 또는 상기 화소전극과 상기 화소전극에 독립된 전위를 갖도록 형성된 전극을 층간절연막을 사이에 두고 오버랩시켜 형성된 오버랩부에 생성되는 보조용량의 값이, 상기 오버랩부가 상기 게이트 신호 입력부측으로부터 떨어짐에 따라, 단일 마스크의 노광영역 내에서 변화되어 단계적으로 감소되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
KR10-1998-0027469A 1997-07-18 1998-07-08 박막트랜지스터어레이기판의제조방법 KR100378417B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP19433097A JP2985838B2 (ja) 1997-07-18 1997-07-18 薄膜トランジスタアレイ基板の製造方法
JP97-194330 1997-07-18

Publications (2)

Publication Number Publication Date
KR19990013690A KR19990013690A (ko) 1999-02-25
KR100378417B1 true KR100378417B1 (ko) 2003-06-19

Family

ID=16322806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0027469A KR100378417B1 (ko) 1997-07-18 1998-07-08 박막트랜지스터어레이기판의제조방법

Country Status (4)

Country Link
US (1) US6020214A (ko)
JP (1) JP2985838B2 (ko)
KR (1) KR100378417B1 (ko)
TW (1) TW402734B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000029053A (ja) * 1998-07-14 2000-01-28 Mitsubishi Electric Corp 液晶表示装置およびその製造方法
JP2000338523A (ja) 1999-05-25 2000-12-08 Nec Corp 液晶表示装置
JP4277148B2 (ja) * 2000-01-07 2009-06-10 シャープ株式会社 液晶表示装置及びその駆動方法
JP3723747B2 (ja) * 2000-06-16 2005-12-07 松下電器産業株式会社 表示装置およびその駆動方法
US6891627B1 (en) 2000-09-20 2005-05-10 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension and overlay of a specimen
US6673637B2 (en) 2000-09-20 2004-01-06 Kla-Tencor Technologies Methods and systems for determining a presence of macro defects and overlay of a specimen
US6917433B2 (en) * 2000-09-20 2005-07-12 Kla-Tencor Technologies Corp. Methods and systems for determining a property of a specimen prior to, during, or subsequent to an etch process
US6812045B1 (en) 2000-09-20 2004-11-02 Kla-Tencor, Inc. Methods and systems for determining a characteristic of a specimen prior to, during, or subsequent to ion implantation
US6782337B2 (en) * 2000-09-20 2004-08-24 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension an a presence of defects on a specimen
US6694284B1 (en) 2000-09-20 2004-02-17 Kla-Tencor Technologies Corp. Methods and systems for determining at least four properties of a specimen
US7088323B2 (en) 2000-12-21 2006-08-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for fabricating the same
US7072034B2 (en) * 2001-06-08 2006-07-04 Kla-Tencor Corporation Systems and methods for inspection of specimen surfaces
US6897908B2 (en) * 2001-11-23 2005-05-24 Chi Mei Optoelectronics Corporation Liquid crystal display panel having reduced flicker
TWI287132B (en) * 2001-11-23 2007-09-21 Chi Mei Optoelectronics Corp A liquid crystal display having reduced flicker
US20040032581A1 (en) * 2002-01-15 2004-02-19 Mehrdad Nikoonahad Systems and methods for inspection of specimen surfaces
US7236847B2 (en) * 2002-01-16 2007-06-26 Kla-Tencor Technologies Corp. Systems and methods for closed loop defect reduction
US6933529B2 (en) 2002-07-11 2005-08-23 Lg. Philips Lcd Co., Ltd. Active matrix type organic light emitting diode device and thin film transistor thereof
KR100473226B1 (ko) * 2002-07-11 2005-03-10 엘지.필립스 엘시디 주식회사 액티브 매트릭스형 유기전계발광 소자
KR100997968B1 (ko) 2003-10-13 2010-12-02 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
JP5124297B2 (ja) * 2008-01-30 2013-01-23 三菱電機株式会社 薄膜トランジスタアレイ基板、及び表示装置
CN101520583B (zh) * 2009-04-27 2012-03-21 友达光电股份有限公司 像素结构及其驱动方法、以及显示器的驱动方法
KR102045730B1 (ko) * 2012-12-28 2019-12-03 엘지디스플레이 주식회사 인버터와 이를 이용한 구동회로 및 표시장치
CN103995387B (zh) 2014-05-16 2015-05-13 京东方科技集团股份有限公司 阵列基板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258029A (ja) * 1988-08-24 1990-02-27 Hitachi Ltd 液晶表示装置
JPH04255210A (ja) * 1991-02-07 1992-09-10 Fujitsu Ltd 位置合わせ方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
JPH05232509A (ja) * 1992-02-21 1993-09-10 Sanyo Electric Co Ltd 液晶表示装置
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
KR0135391B1 (ko) * 1994-05-28 1998-04-22 김광호 자기정렬된 액정표시장치용 박막트랜지스터 및 제조방법
KR0145899B1 (ko) * 1995-02-11 1998-09-15 김광호 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
US5650358A (en) * 1995-08-28 1997-07-22 Ois Optical Imaging Systems, Inc. Method of making a TFT having a reduced channel length

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258029A (ja) * 1988-08-24 1990-02-27 Hitachi Ltd 液晶表示装置
JPH04255210A (ja) * 1991-02-07 1992-09-10 Fujitsu Ltd 位置合わせ方法

Also Published As

Publication number Publication date
TW402734B (en) 2000-08-21
JPH1138445A (ja) 1999-02-12
KR19990013690A (ko) 1999-02-25
JP2985838B2 (ja) 1999-12-06
US6020214A (en) 2000-02-01

Similar Documents

Publication Publication Date Title
KR100378417B1 (ko) 박막트랜지스터어레이기판의제조방법
US6919933B2 (en) Display device and method of manufacturing the same
JP3062090B2 (ja) 液晶表示装置
US6337731B1 (en) Electro-optical device and method of driving the same
JP3315834B2 (ja) 薄膜トランジスタマトリクス装置及びその製造方法
CN100472305C (zh) 液晶显示面板及其制造方法
JPH05323365A (ja) アクティブマトリックス液晶表示装置
KR20010030241A (ko) 액티브 매트릭스형 액정 표시 소자 및 그 제조 방법
JPH03163529A (ja) アクティブマトリクス表示装置
EP0645663B1 (en) Liquid crystal display
CN108254983B (zh) 显示基板及其制备方法、触控显示装置
US5714769A (en) Device of thin film transistor liquid crystal display
EP0279171B1 (en) Active matrix liquid crystal display device
US6198516B1 (en) LCD having TFT formed at an intersection of data and capacitor lines
EP0897552B1 (en) Electronic devices and their manufacture
US5796449A (en) Active matrix liquid crystal display with one repair line above protective layer and one below
EP0760966B1 (en) Large aperture ratio array architecture for active matrix liquid crystal displays
US6545731B2 (en) Liquid crystal display device having light isolation structure
JP2000310956A (ja) 薄膜トランジスタアレイ
KR100606963B1 (ko) 액정 디스플레이 패널 및 그의 제조방법
JP2639282B2 (ja) 液晶表示パネル
US5994155A (en) Method of fabricating a thin film transistor liquid crystal display
KR100336885B1 (ko) 박막트랜지스터액정표시소자
JPS63294531A (ja) 液晶表示素子
KR0154794B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20010605

Effective date: 20020930

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee