KR100378328B1

KR100378328B1 - 디지털 컨버전스 보정 장치 및 디스플레이 장치

Info

Publication number: KR100378328B1
Application number: KR10-2000-7003704A
Authority: KR
Inventors: 츄조다케시
Original assignee: 엔이씨-미쓰비시덴키 비쥬얼시스템즈 가부시키가이샤
Priority date: 1997-10-09
Filing date: 1997-10-09
Publication date: 2003-03-29
Also published as: KR20010024438A; DE69737610D1; WO1999020053A1; JP3658001B2; DE69737610T2; EP1022914B1; EP1022914A4; US6288758B1; EP1022914A1

Abstract

주사 주파수의 변화에 대응한 디지털 컨버전스 보정 장치를 염가로 제공하는 것이 과제이다.

각 컨버전스 보정량의 변화를 보정 데이터로서 메모리에 기억시켜서, 적분하여 컨버전스 보정 신호를 생성할 때에, 화면 주사에 동기하여 보정 데이터를 판독함과 동시에, 판독된 각 보정 데이터에 대하여 출력 시간을 일정하게 하는 게이트 회로를 구비한다.

Description

디지털 컨버전스 보정 장치 및 디스플레이 장치{DIGITAL CONVERGENCE CORRECTING DEVICE AND DISPLAY DEVICE}

디지털 컨버전스 보정 장치는, 일반적으로 CRT 화면상의 복수의 점을 컨버전스 보정점으로 정하고, 각 컨버전스 보정점에 있어서의 컨버전스 보정량을 미리 구하여, 보정 데이터로서 메모리에 기억시키고 있다. 그리고, 이 메모리로부터 화면 주사에 동기하여 보정 데이터를 판독하고, 판독된 보정 데이터를 아날로그 신호로 변환한 후, 다시 로우패스 필터에 의해 보간(평활화)하여 컨버전스 보정 신호를 생성해서, CRT의 컨버전스·요크·코일(CY 코일)을 구동하고 있다.

상기 컨버전스 보정량은, CRT 화면상의 위치에 의해 결정되는 값이다. 즉, CRT 화면상의 위치에 1대1로 대응하고 있다. 이 때문에, CRT 화면상의 위치에 1대1로 대응하도록 복수의 컨버전스 보정점을 미리 결정하고, 이들 각 컨버전스 보정점에 대해 미리 구해진 컨버전스 보정량을 보정 데이터로서 메모리에 기억시키고있다.

따라서, CRT 화면상의 유효한 표시 영역인 유효 화면과, CRT 화면상의 주사 영역인 화면 래스터의 관계가 변동한 경우에는, 화면 주사에 동기하여 판독되는 보정 데이터와, CRT 화면상의 컨버전스 보정점이 대응하지 않게 되어 버린다.

예를 들어, 화면 래스터가 오버스캔 방향으로 더 확대되거나, 혹은 언더스캔 방향으로 더 축소된 경우나, 화면 래스터의 종횡비가 변화한 경우, 또는 화면 래스터가 유효 화면내에서 상하 좌우로 이동한 것과 같은 경우에 이러한 문제가 발생한다. 특히 상이한 주사 주파수의 영상 신호를 입력할 수 있는 디스플레이 장치에 있어서, 편향 주파수가 변화함에 따라서, 화면 래스터와 CRT의 유효 화면의 관계가 변화하는 경우가 있는데, 이러한 경우 정확하게 컨버전스 보정을 행할 수가 없다.

이러한 화면 래스터와 CRT의 유효 화면의 관계가 변화한 경우에 있어서도 컨버전스 보정을 할 수 있는 디지털 컨버전스 보정 장치가, 예컨대 일본 특허 공개 소화60-33791호 공보에 개시되어 있다. 이 컨버전스 보정 장치는, 보정 데이터를 기억하는 메모리를 각 주사 주파수마다 구비하고, 로우패스 필터도 각 주사 주파수마다 구비하여 구성되며, 입력되는 영상 신호의 주사 주파수를 검출하여 검출된 주사 주파수에 대응하는 메모리 및 로우패스 필터를 선택해서 사용하는 것이다.

그러나, 적절히 컨버전스 보정을 행하기 위해서는, CRT 화면상에 다수의 컨버전스 보정점을 마련해 둘 필요가 있으며, 이들 각 컨버전스 보정점에 있어서의 보정 데이터를 기억하기 위해서는 용량이 큰 메모리가 필요하게 된다. 따라서, 이러한 메모리를 주사 주파수마다 구비한 컨버전스 보정 장치는 비용이 고가로 되어,디스플레이 장치도 고가로 된다고 하는 문제가 있었다.

또한, 각 주사 주파수에 대응한 로우패스 필터를 구비하는 것에 의해 회로가 복잡하게 되어, 컨버전스 보정 장치 또한 고가로 되고, 디스플레이 장치도 역시 고가로 된다고 하는 문제가 있었다.

또한, 이 컨버전스 보정 장치는, 주사 주파수에 의해, 화면 래스터와 CRT의 유효 화면의 관계를 특정하고 있기 때문에, 동일한 주사 주파수의 영상 신호가 입력된 경우에 있어서, 화면 래스터와 CRT의 유효 화면의 관계가 서로 다른 경우에는, 컨버전스 보정을 정확하게 수행할 수 없다고 하는 문제가 있었다.

한편, 주사 주파수가 서로 다른 영상 신호에 대하여 컨버전스 보정을 행하는 비교적 염가의 디지털 컨버전스 보정 장치가, 예컨대 일본 특허 공개 평성7-20809호 공보에 개시되어 있다. 이 컨버전스 보정 장치는, 화면 주사에 동기하지 않고, 일정한 주기로 메모리로부터 보정 데이터를 판독하고 있다. 이 때문에, 주사 주파수가 서로 다른 영상 신호가 입력된 경우에 있어서도, 보정 데이터가 판독되는 시간 간격을 일정하게 할 수 있어, 로우패스 필터를 변경하는 일 없이 주사 주파수가 서로 다른 영상 신호에 대응하는 것이 가능하다. 즉, 이 컨버전스 보정 장치는, 1개의 로우패스 필터만을 구비하여 구성할 수 있기 때문에, 주사 주파수가 서로 다른 영상 신호에 대응할 수 있는 컨버전스 보정 장치를 비교적 염가에 제공할 수 있다. 그러나, 용량이 큰 메모리를 필요로 하는 것에는 변함이 없다. 또한, 화면 래스터와 CRT의 유효 화면의 관계가 서로 다른 경우에는, 컨버전스 보정을 정확하게 행할 수 없다.

발명의 개시

본 발명에 따른 디지털 컨버전스 보정 장치는, 보정 데이터에 근거하여 컨버전스 보정 신호를 생성하는 디지털 컨버전스 보정 장치에 있어서, 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 있어서의 컨버전스 보정량을 미리 구하여, 인접하는 컨버전스 보정점에 대한 각 컨버전스 보정량의 변화를 보정 데이터로서 기억 유지하는 메모리와, 메모리에 대한 판독 어드레스를 화면 주사에 동기하여 생성하는 어드레스 카운터와, 판독된 각 보정 데이터에 대하여, 출력 시간을 일정하게 하는 게이트 회로와, 게이트 회로로부터의 보정 데이터를 적분하여 아날로그 신호를 생성해서 출력하는 디지털/아날로그 변환 회로와, 아날로그 신호를 평활화하여 컨버전스 보정 신호를 생성하는 로우패스 필터를 구비하여 구성된다.

어드레스 카운터가 화면 주사에 동기하여 어드레스를 생성하기 때문에, 보정 데이터의 판독 타이밍과 이 보정 데이터가 대응해야 하는 컨버전스 보정점의 대응 관계에 어긋남이 생기지 않는다. 또한, 게이트 회로가, 판독된 각 보정 데이터에 대하여 출력 시간을 일정하게 하고, 수평 편향 주파수가 변화한 경우에도 적분 회로에 있어서의 적분 시간을 일정하게 하여, 아날로그 신호의 파고값가 변화하는 것을 방지한다. 이 때문에, 보정 데이터로서 컨버전스 보정량의 변화를 기억 유지할 수 있어, 종래의 디지털 컨버전스 보정 장치에 비해 메모리 용량을 저감시킬 수 있다. 즉, 수평 편향 주파수가 변화하더라도, CRT 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 대하여, 소망하는 컨버전스 보정을 수행할 수 있는 컨버전스 보정 장치를 염가에 제공할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 미리 정해진 일정한 펄스 폭을 갖고, 화면 주사에 동기하여 출력되는 각 펄스로 이루어지는 게이트 펄스를 생성하는 게이트 펄스 발생 회로를 구비하며, 게이트 회로가 게이트 펄스 발생 회로로부터의 게이트 펄스에 근거하여 각 보정 데이터의 출력 시간을 제어한다.

게이트 펄스 발생 회로가, 펄스 폭이 일정하고, 화면 주사에 동기한 게이트 펄스를 생성함으로써, 게이트 회로는 게이트 펄스에 근거하여, 용이하게 각 보정 데이터의 출력 시간을 제어할 수 있다. 따라서, 수평 편향 주파수가 변화하더라도, CRT 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 대하여, 소망하는 컨버전스 보정을 행할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 게이트 펄스 발생 회로가, 출력 펄스 폭이 일정한 단안정 멀티바이브레이터를 구비하여 구성되고, 이 단안정 멀티바이브레이터에 대하여 화면 주사에 동기하여 트리거 펄스가 입력된다.

게이트 펄스 발생 회로를 단안정 멀티바이브레이터로 구성하고, 화면 주사에 동기하여 트리거 펄스를 입력하면, 간단한 회로 구성에 의해 게이트 펄스를 생성할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 각 보정 데이터가 인접하는 보정 데이터와의 연계 패턴에 의해 컨버전스 보정량의 변화를 나타내고, 메모리로부터 판독된 보정 데이터의 연계 패턴에 근거하여 보정 데이터를 디코드해서 게이트 회로로 출력하는 디코드 회로를 구비하여 구성된다.

디코드 회로가, 보정 데이터를 디코드하여 게이트 회로로 출력하기 때문에,메모리는 연계 패턴을 구성하는 보정 데이터를 기억 유지하면 되므로, 종래의 컨버전스 보정 장치에 비해 메모리 용량을 대폭 저감할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 메모리로부터 판독된 보정 데이터를, 컨버전스 보정 신호의 증가를 나타내는 업 신호 및 컨버전스 보정 신호의 감소를 나타내는 다운 신호로 분리하여 게이트 회로로 출력하는 디코드 회로를 구비하고, 게이트 회로가, 업 신호 및 다운 신호에 대하여 각 보정 데이터마다 출력 시간을 일정하게 하고, 디지털/아날로그 변환 회로가, 업 신호 및 다운 신호를 적분하여 아날로그 신호를 생성한다.

디코드 회로가 메모리로부터 판독된 보정 데이터를 업 신호 및 다운 신호로 분리하여 게이트 회로로 출력하기 때문에, 간단한 회로에 의해 게이트 회로를 구성할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 화면 주사의 주파수 변화를 검출하여 소정 기간만큼 검출 신호를 출력하는 주파수 검출 회로와, 이 검출 신호에 근거하여 메모리로부터 판독된 각 보정 데이터의 출력을 중지하는 금지 회로를 구비하여 구성된다.

화면 주사의 주파수 변화를 검출한 경우에, 주파수 검출 회로가 소정 기간만큼 검출 신호를 출력하고, 금지 회로가 메모리로부터 판독된 각 보정 데이터의 출력을 중지함으로써, 주파수 변화에 의해 어드레스 카운터로부터 메모리로 공급되는 어드레스가 혼란스러운 경우에, 컨버전스 보정 신호가 혼란스러워져 화상 표시가 흐트러지는 것을 방지할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 수직 편향 전류에 근거하여, 화면상에 있어서의 영상 표시 범위의 수직 방향의 위치에 상당하는 수직 표시 범위 검출 신호를 생성해 출력하는 수직 표시 범위 검출 회로와, 수평 편향 전류에 근거하여, 화면상에 있어서의 영상 표시 범위의 수평 방향의 위치에 상당하는 수평 표시 범위 검출 신호를 생성해 출력하는 수평 표시 범위 검출 회로와, 수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호에 근거하여 어드레스 카운터를 제어하는 어드레스 제어 회로를 구비하여 구성된다.

수직 표시 범위 검출 신호와 수평 표시 범위 검출 신호를 생성하여, 이들 신호에 근거해 어드레스 카운터를 제어함으로써, 화면상의 영상 표시 범위에 따라 메모리로부터 보정 데이터를 판독할 수 있다. 이 때문에, 화면 래스터와 유효 화면의 관계가 변화한 경우에 있어서도, 고정밀도의 컨버전스 보정이 가능하다. 즉, 오버스캔 상태의 경우에도, 화면상의 위치에 1대1로 대응하고 있는 각 컨버전스 보정점에 대응하도록, 화면 주사에 동기하여 메모리로부터 보정 데이터를 판독할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 수직 표시 범위 검출 회로가, 수직 편향 전류의 전류값을 소정의 비교 레벨과 비교하는 비교기를 구비하여, 언더스캔 상태의 경우, 화면 래스터의 수직 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하고, 오버스캔 상태의 경우, 유효 화면의 수직 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하며, 수평 표시 범위 검출 회로가, 수평 편향 전류의 전류값을 소정의 비교 레벨과 비교하는 비교기를 구비하여, 언더스캔 상태의경우, 화면 래스터의 수평 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하고, 오버스캔 상태의 경우, 유효 화면의 수평 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 한다.

이 때문에, 화면 래스터와 유효 화면의 관계가 변화한 경우에 있어서도, 영상 표시 범위의 수직 방향의 위치에 상당하는 수직 표시 범위 검출 신호 및 영상 표시 범위의 수평 방향의 위치에 상당하는 수평 표시 범위 검출 신호를 생성할 수 있어, 소망하는 컨버전스 보정을 수행할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 어드레스 제어 회로가, 오버스캔 상태의 경우에 있어서의 수직 표시 범위 검출 신호를 수직 유효 화면 신호로서 미리 기억 유지함과 동시에, 오버스캔 상태의 경우에 있어서의 수평 표시 범위 검출 신호를 수평 유효 화면 신호로서 미리 기억 유지하고, 언더스캔 상태의 경우에, 수직 유효 화면 신호의 변화 타이밍과, 수직 표시 범위 검출 신호의 변화 타이밍의 어긋남을 구함과 동시에, 수평 유효 화면 신호의 변화 타이밍과, 수평 표시 범위 검출 신호의 변화 타이밍의 어긋남을 구하여, 이들의 타이밍 어긋남을 판독 어드레스로 환산해 어드레스 카운터로 출력한다.

이 때문에, 화면 래스터와 유효 화면과의 관계가 변화한 경우에 있어서도, 소망하는 컨버전스 보정을 수행할 수 있다. 즉, 언더스캔 상태의 경우에도, 화면상의 위치에 1대1로 대응하고 있는 각 컨버전스 보정점에 대응하도록, 화면 주사에 동기하여 메모리로부터 보정 데이터를 판독할 수 있다.

또한, 본 발명에 따른 디스플레이 장치는, 상기 디지털 컨버전스 보정 장치를 구비하여 구성된다. 이 때문에, 주파수가 변화한 경우 또는 화면 래스터와 유효 화면의 관계가 변화한 경우에, 컨버전스 보정의 정밀도가 저하되는 일 없이, 고품질의 영상 표시가 가능한 디스플레이 장치를 염가에 제공할 수 있다.

또한, 본 발명에 따른 디지털 컨버전스 보정 장치는, 수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호에 근거하여, 화면상에 있어서의 영상 표시 범위를 표시하는 표시 범위 지시 신호를 출력하는 지시 신호 발생 회로를 구비하여 구성된다.

이 때문에, 표시 범위 지시 신호를 화면상에 표시하면, 화면 래스터의 위치와 유효 화면의 위치가 일치하는 경우의 수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호를 용이하게 구할 수 있다.

또한, 본 발명에 따른 디스플레이 장치는, 표시 범위 지시 신호를 출력하는 지시 신호 발생 회로를 갖는 디지털 컨버전스 보정 장치와, 이 디지털 컨버전스 보정 회로로부터의 표시 범위 지시 신호에 근거하여 영상 표시를 행하는 영상 표시 회로를 구비하여 구성된다.

이 때문에, 표시 범위 지시 신호를 화면상에 표시할 수 있어, 화면 래스터의 위치와 유효 화면의 위치가 일치하는 경우의 수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호를 용이하게 구할 수 있다.

본 발명은 디지털 컨버전스 보정 장치 및 디지털 컨버전스 보정 장치를 구비한 디스플레이 장치에 관한 것이다.

도 1은 실시예 1에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도,

도 2는 도 1에 도시한 컨버전스 보정 회로 B1의 구성 일례를 나타낸 블럭도,

도 3은 메모리(6) 및 1 비트 래치(7)의 동작에 대하여 설명하기 위한 설명도로서, 도 3의 (a)는 1 비트 래치(7)의 구체적인 구성예를 도시한 도면, (b)는 메모리(6)로부터 순서대로 판독된 데이터가 직렬 데이터로 변환되는 모양을 도시한 도면, (c)는 각 직렬 데이터가, CRT 화면상의 위치에 1대1로 대응하고 있는 모양을 도시한 도면,

도 4는 도 2에 도시한 1 비트 DAC(8)의 구성 일례를 나타낸 블럭도,

도 5는 도 4에 도시한 1 비트 DAC(8)에 있어서의 주요한 신호의 변화를, 게이트 펄스가 항상 고레벨인 경우에 대하여 도시한 타이밍차트,

도 6은 도 2에 도시한 1 비트 DAC(8)에 있어서의 주요 신호의 변화를, 서로 다른 2개의 수평 편향 주파수의 경우에 대하여 도시한 타이밍차트로서, 도 6의 (b)는 (a)의 1/2배의 주파수의 수평 블랭킹 펄스 H_BLK가 입력된 경우를 도시한 도면,

도 7은 실시예 2에 따른 디지털 컨버전스 보정 장치의 주요부 일례를 도시한 도면으로서, 도 1에 도시한 게이트 펄스 발생 회로(13)의 구성을 나타낸 회로도,

도 8은 도 7에 도시한 게이트 펄스 발생 회로에 있어서의 주요 신호의 변화를 나타낸 타이밍차트,

도 9는 실시예 3에 따른 디스플레이 장치의 주요부의 일례를 도시한 도면으로서, 도 1에 도시한 디지털 컨버전스 보정 장치의 다른 구성예를 도시한 블럭도,

도 10은 도 9에 도시한 1 비트 DAC(8A)의 구성 일례를 나타낸 블럭도,

도 11은 도 10에 도시한 1 비트 DAC에 있어서의 주요 신호의 변화를, 주사주파수가 변화한 경우에 대하여 도시한 타이밍차트,

도 12는 표시 범위의 일례를 도시한 도면으로서, 도 12의 (a)는 화면 래스터가 CRT의 유효 화면보다 큰 오버스캔 상태의 경우, (b)는 화면 래스터가 CRT의 유효 화면보다 작은 언더스캔 상태의 경우를 도시한 도면,

도 13은 실시예 4에 의한 디스플레이 장치의 개략 구성을 나타낸 블럭도,

도 14는 도 13에 도시한 편향 전류 검출 회로 E1, E2의 구성 일례를 도시한 도면,

도 15는 도 13에 도시한 편향 전류 검출 회로 E1, E2의 다른 구성예를 도시한 도면,

도 16은 도 13에 도시한 컨버전스 보정 회로 B2의 구성 일례를 나타낸 블럭도,

도 17은 도 16에 도시한 수직 표시 범위 검출 회로(17)의 구성 일례를 도시한 도면,

도 18은 도 17에 도시한 수직 표시 범위 검출 회로(17)의 각 신호의 변화 일례를 도시한 도면,

도 19는 도 16에 도시한 수평 표시 범위 검출 회로(18)의 구성 일례를 도시한 도면,

도 20은 도 19에 도시한 수평 표시 범위 검출 회로(18)의 각 신호의 변화 일례를 도시한 도면,

도 21의 (a)∼(c)는 수직 표시 범위 검출 신호 V_DIS와 수평 표시 범위 검출신호 H_DIS의 설명도로서, 도 21의 (a)는 오버스캔 상태의 경우, (b)는 언더스캔 상태의 경우, (c)는 화면 래스터와 유효 화면이 일치하는 경우를 도시한 도면,

도 22는 언더스캔 상태의 경우에 있어서의, 어드레스 제어 회로(19)의 동작을 설명하기 위한 설명도로서, 도 22의 (a)는 수직 방향의 타이밍 어긋남을 도시한 도면, (b)는 수평 방향의 타이밍 어긋남을 도시한 도면,

도 23은 표시 범위와 메모리(6)내의 보정 데이터의 관계(메모리 어드레스 맵핑)의 일례를 도시한 도면으로서, 도 23의 (a)는 오버스캔 상태에서의 메모리 어드레스 맵핑을 도시한 도면, (b)는 언더스캔 상태에서의 메모리 어드레스 맵핑을 도시한 도면,

도 24는 도 16에 도시한 1 비트 DAC(8B)의 구성 일례를 나타낸 블럭도,

도 25는 실시예 5에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도,

도 26은 도 25에 도시한 디지털 컨버전스 보정 회로 B3의 구성 일례를 도시한 블럭도,

도 27은 도 26에 도시한 지시 신호 발생 회로(20)의 구성 일례를 나타낸 블럭도,

도 28은 도 25에 도시한 영상 표시 회로 A2가 표시 범위 지시 신호 HV_CSL을 CRT 화면상에 표시한 경우의 모양을 주요 신호와 함께 도시한 도면,

도 29는 실시예 6에 따른 디스플레이 장치의 주요부 일례를 도시한 도면으로서, 도 25에 도시한 디지털 컨버전스 장치 B3의 다른 구성예를 나타낸 블럭도,

도 30은 도 29 중의 1 비트 DAC(8C)의 구성 일례를 나타낸 블럭도,

도 31은 실시예 7에 따른 디스플레이 장치의 주요부 일례를 도시한 도면으로서, 도 25에 도시한 디지털 컨버전스 보정 장치 B3의 다른 구성예를 나타낸 블럭도,

도 32는 도 31에 도시한 어드레스 제어 회로(19A)의 동작 일례를 설명하기 위한 타이밍차트로서, 수직 블랭킹 펄스 V_BLK의 상승으로부터 수직 표시 범위 검출 신호 V_DIS의 상승까지의 주요 신호의 변화를 도시한 도면,

도 33은 도 31에 도시한 어드레스 제어 회로(19A)의 동작의 일례를 설명하기 위한 타이밍차트로서, 수직 표시 범위 검출 신호 V_DIS의 하강으로부터 수직 블랭킹 펄스 V_BLK의 상승까지의 주요 신호의 변화를 도시한 도면,

도 34는 도 32 및 도 33에 도시한 어드레스 제어 회로(19A)의 동작 결과를 화면상에서 모식적으로 도시한 설명도,

도 35는 실시예 8에 따른 디스플레이 장치의 구성 일례를 도시한 도면,

도 36은 도 35에 도시한 컨버전스 보정 장치 B4의 구성 일례를 도시한 블럭도,

도 37은 영상 표시 회로 A3에 의해, 화면상에 표시된 보정점 지시 패턴 L_CSL의 일례를 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS와 함께 도시한 도면,

도 38은 도 37에 도시한 25 포인트의 각 컨버전스 보정점에 대한 조정 순서의 일례를 도시한 도면,

도 39는 실시예 9에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도,

도 40은 도 39에 도시한 컨버전스 보정 장치 B5의 구성 일례를 도시한 블럭도.

(실시예 1)

도 1은 본 실시예에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도이다. 도면 중 A1이 영상 표시 회로, B1이 컨버전스 보정 회로, C가 CRT, C1이 편향 요크, C2가 컨버전스·요크이다. 영상 표시 회로 A1은 입력 영상 신호에 근거하여 CRT 화면상에 영상을 표시하는 회로이며, 편향 요크 C1로 수직 편향 전류 iDYV 및 수평 편향 전류 iDYH를 공급함과 동시에, CRT의 캐소드에 색 신호를 공급한다. 컨버전스 보정 회로 B1은 영상 표시 회로 A1로부터의 수평 블랭킹 펄스 H_BLK와 수직 블랭킹 펄스 V_BLK에 근거하여 컨버전스 요크 C2로 컨버전스 보정 전류 iCY를 공급하여 전자 빔의 편향각을 보정한다.

도 2는 도 1에 도시한 컨버전스 보정 회로 B1의 구성 일례를 나타낸 블럭도이다. 도면 중 참조부호(1)이 수평 블랭킹 펄스 H_BLK의 입력 단자, 참조부호(2)가 수직 블랭킹 펄스 V_BLK의 입력 단자, 참조부호(3)이 위상 록 루프(phase-locked loop) 회로(PLL), 참조부호(4)가 분주 카운터, 참조부호(5)가 어드레스 카운터, 참조부호(6)이 메모리, 참조부호(7)이 1 비트 래치, 참조부호(8)이 1 비트 DAC, 참조부호(9)가 로우패스 필터, 참조부호(10)이 증폭기, 참조부호(11)이 컨버전스 보정 전류 iCY의 출력 단자, 참조부호(13)이 게이트 펄스 발생 회로이다.

〔1〕우선, 도 2에 도시한 각 구성 부분에 대하여 설명한다. H_BLK 입력 단자(1)에는, CRT에서의 래스터 스캔에 동기한 주파수 f_H의 수평 블랭킹 펄스 H_BLK가 입력되고, PLL(3)이 이 수평 블랭킹 펄스 H_BLK를 체배하여 기준 클럭을 생성하고, 다시 분주 카운터(4)가 기준 클럭을 분주하여 시스템 클럭을 생성한다. 이 때문에, 시스템 클럭은 수평 방향의 분주를 항상 일정하게 유지하고 있다.

어드레스 카운터(5)는, 이 시스템 클럭에 동기하여 메모리(6)의 판독 어드레스를 순서대로 생성한다. 이들 어드레스는, 래스터 스캔의 수평 방향 및 수직 방향에 관한 시간적 위상, 즉 화면 래스터내의 상대적 위치에 대응하고 있다. V_BLK 입력 단자(2)에는, CRT에서의 래스터 스캔에 동기한 주파수 f_V의 수직 블랭킹 펄스 V_BLK가 입력되고, 이 수직 블랭킹 펄스 V_BLK가 어드레스 카운터(5)를 리세트한다.

메모리(6)는, CRT 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 있어서의 보정량을 보정 데이터로서 미리 기억하고 있다. 이들 보정 데이터는, 대응하는 컨버전스 보정점에 있어서의 보정량을, 수평 방향에 있어서 인접하는 컨버전스 보정점의 보정량과 비교한 경우의 업/다운 정보(변화 정보)이다. 각 보정 데이터는 1 비트로 이루어지며, 「1」이면 보정량이 「증가」하는 것을 나타내고, 「0」이면 보정량이 「감소」하는 것을 나타내고 있다. 이에 따라, 각 컨버전스 보정점마다 그 보정량을 기억 유지하고 있던 종래의 컨버전스 보정 장치에 비해서, 보정 데이터를 기억하기 위한 메모리 용량을 대폭 삭감하고 있다.

이러한 1 비트의 보정 데이터는, 인접하는 보정 데이터와 함께 2비트의 연계 패턴으로서 사용할 수 있다. 즉, 임의의 컨버전스 보정점에 있어서의 업/다운 정보는, 그 컨버전스 보정점에 대응하는 1 비트의 보정 데이터와, 인접하는 컨버전스 보정점에 대응하는 1 비트의 보정 데이터를 조합함으로써, 2 비트의 업/다운 정보로서 「증가」, 「감소」, 「일정」의 3가지 상태를 나타낼 수 있다. 2 비트의 연계 패턴으로서는, 「00」, 「01」, 「10」, 「11」의 4가지 조합이 있다. 이 중, 「01」 또는 「10」이면 보정량이「일정」한 것을 나타내고, 「00」이면 보정량이 「감소」하는 것을 나타내며, 「11」이면 보정량이 「증가」하는 것을 나타내고 있다. 컨버전스 보정량은, 일반적으로 「증가」로부터 「감소」로 변화하거나, 혹은 「감소」로부터 「증가」로 변화하는 것과 같은 급격한 변동은 없고, CRT 화면상에 충분한 수의 컨버전스 보정점을 미리 정해 놓으면, 이러한 연계 패턴으로서의 보정 데이터에 의해 소망하는 컨버전스 보정을 수행할 수 있다.

어드레스 카운터(5)로부터의 어드레스에 따라서, 메모리(6)로부터 보정 데이터가 판독된다. 즉, CRT에서의 래스터 스캔에 동기하여 메모리(6)의 판독이 행해지기 때문에, 유효 화면과 화면 래스터의 관계가 변화하지 않는 한, 판독된 보정 데이터는 컨버전스 보정점에 대응하고 있다.

각 보정 데이터는 1 비트이기 때문에, 예를 들어 메모리(6)의 비트폭이 8 비트이면, 하나의 어드레스에 8개의 컨버전스 보정점에 관한 보정 데이터를 저장할 수 있어, 8개의 보정 데이터를 동시에 판독할 수 있다. 1 비트 래치(7)는 메모리(6)로부터 판독된 데이터를 직렬 데이터로 변환하는 회로이며, 시프트 레지스터에 의해 구성된다. 예를 들어, 메모리(6)로부터 8 비트의 데이터가 판독되면, 이 데이터를 각 컨버전스 보정점마다의 1 비트의 보정 데이터로 분리하고, 시스템 클럭에 동기하여 MSB측으로부터 순서대로 직렬 데이터로서 출력한다.

도 3은 메모리(6) 및 1 비트 래치(7)의 동작에 대하여 설명하기 위한 설명도이다. 도면 중 (a)는 1 비트 래치(7)의 구체적인 구성예를 도시한 도면이며, (b)는 메모리(6)로부터 순서대로 판독된 데이터가 직렬 데이터로 변환되는 모양을 도시한 도면, (c)는 각 직렬 데이터가 CRT 화면상의 위치에 1대1로 대응하고 있는 모양을 도시한 도면이다. (b), (c)에 도시한 바와 같이, 화면상의 최초의 수평 주사선상의 컨버전스 보정점으로부터 순서대로 보정 데이터가 판독되고, 직렬 데이터로 변환된다.

도 4는 도 2에 도시한 1 비트 DAC(8)의 구성 일례를 나타낸 블럭도이다. 도면 중 참조부호(80)은 직렬 데이터를 업 신호와 다운 신호로 변환하는 디코드 회로, 참조부호(81)은 업 신호 및 다운 신호의 출력 시간이 주사 주기에 관계없이 일정하게 되도록 제어하는 게이트 회로, 참조부호(82)는 업 신호와 다운 신호를 업 다운 신호로 변환하는 감산 회로, 참조부호(83)는 업 다운 신호를 적분하는 적분 회로이다.

디코드 회로(80)는, D 플립플롭(801∼803) 및 NOR 연산 회로(804, 805)로 이루어진다. 플립플롭(801)은 시스템 클럭의 상승에 동기하여 반전되는 위상 게이트 신호 g1, g2를 생성한다. 이들 위상 게이트 신호 g1, g2는, 서로 다른쪽의 반전 신호이다. 각 위상 게이트 신호 g1, g2는, 각각 NOR 연산 회로(804, 805)에 있어서 시스템 클럭과의 NOR 연산이 실행되어 타이밍 신호 CLK1, CLK2로 된다. 플립플롭(802)은 타이밍 신호 CLK1에 동기하고, 플립플롭(803)은 타이밍 신호 CLK2에 동기하여, 각각 1 비트의 직렬 데이터를 기억한다. 그리고, 플립플롭(802)이 기억 데이터를 업 신호로서 출력하는 한편, 플립플롭(803)은 기억 데이터를 반전시켜 다운 신호로서 출력한다.

게이트 회로(81)는, AND 연산 회로(810, 811)에 의해 구성되어 있다. 업 신호, 다운 신호는, 각각 AND 연산 회로(810, 811)에 있어서, 후술하는 게이트 펄스와의 AND 연산이 실행되어 감산 회로(82)로 입력된다. 즉, 게이트 펄스가 고 레벨인 경우에만, 업 신호, 다운 신호가 게이트 회로(81)를 통과할 수 있다.

감산 회로(82)는, 연산 증폭기(operational amplifier) 및 저항으로 구성되며, 게이트 회로(81)를 통과한 다운 신호로부터 게이트 회로(81)를 통과한 업 신호를 감산하여, 업 다운 신호를 생성한다. 따라서, 이 업 다운 신호는 「증가」를 나타내는 -1 레벨, 「감소」를 나타내는 +1 레벨, 「일정」을 나타내는 ±0 레벨의 3가지 전압 레벨로 이루어지는 신호이다.

적분 회로(83)는, 연산 증폭기를 이용한 미러 적분 회로이며, 업 다운 신호를 적분하여 얻어지는 아날로그 신호를 출력한다. 이 아날로그 신호는 로우패스 필터(9)에 있어서 연속한 컨버전스 보정 신호로 되어 증폭기(10)에서 증폭된 후, 컨버전스·요크·코일 C2로 공급된다. 이와 같은 1 비트 DAC(8)를 이용하는 것에 의해, 2 비트의 연계 패턴을 업 다운 정보로 변환하여, 각 컨버전스 보정점에 있어서의 소망하는 보정량을 구할 수 있다.

〔2〕다음에, 게이트 펄스가 항상 고 레벨인 경우에 있어서의, 컨버전스 보정 회로 B1의 동작에 대하여 설명한다. 도 5는 도 4에 도시한 1 비트 DAC(8)에 있어서의 주요 신호의 변화를, 게이트 펄스가 항상 고 레벨인 경우에 대하여 나타낸 타이밍차트이다. 도면 중 (a)가 직렬 데이터, (b)가 시스템 클럭, (c)가 위상 게이트 신호 g1, (d)가 위상 게이트 신호 g2, (e)가 타이밍 신호 CLK1, (f)가 타이밍 신호 CLK2, (g)가 업 신호, (h)가 다운 신호, (i)가 게이트 펄스, (j)가 업 다운 신호, (k)가 아날로그 출력 신호이다.

타이밍 신호 CLK1, CLK2는, 시스템 클럭에 동기하여 교대로 펄스를 출력하고, 업 신호는 타이밍 신호 CLK1에 동기하여 갱신되며, 다운 신호는 타이밍 신호 CLK2에 동기하여 갱신되어 있다.

여기서는 게이트 펄스가 항상 고 레벨이기 때문에, 업 신호와 다운 신호는 모두 게이트 회로(81)를 항상 통과하여, 양자의 감산 결과가 그대로 업 다운 신호로 된다. 이 때문에, 직렬 데이터의 연계 패턴이 「01」 또는 「10」인 기간 동안은 아날로그 출력 신호의 출력 레벨은 변화하지 않고 일정 상태이며, 「00」인 기간 동안은 출력 레벨이 계속 감소하고, 「11」의 기간 동안은 출력 레벨이 계속해서 증가한다.

〔3〕다음에, 수평 편향 주파수가 변화한 경우에 있어서의, 디스플레이 장치의 동작에 대하여 설명한다. 도 6은 도 2에 도시한 1 비트 DAC(8)에 있어서의 주요 신호의 변화를, 서로 다른 2개의 수평 편향 주파수의 경우에 대하여 나타낸 타이밍차트이다. 도면 중 (b)는 (a)의 1/2배의 주파수의 수평 블랭킹 펄스 H_BLK가입력된 경우이며, (a)와 (b)는 횡축이 동일, 즉 동일한 시간 스케일로 표시되어 있다.

시스템 클럭은, 입력되는 수평 블랭킹 펄스를 체배하여 분주해서 얻어지는 신호이며, 그 주파수는 수평 편향 주파수 f_H에 비례하여 변화한다. 이 때문에, 수평 편향 주파수 f_H가 1/2배로 되면, 수평 어드레스 카운터(6)가 1/2배의 주파수로 어드레스를 생성하여, 메모리(12)로부터의 보정 데이터 판독도 1/2배의 주파수로 실행된다. 이 때문에, 도면 중 (b)의 경우에는 (a)의 경우에 비해서 시스템 클럭, 직렬 데이터가 모두 2배의 주기로 변화하고 있다.

한편, 게이트 펄스 발생 회로(13)는 시스템 클럭에 동기하여 게이트 펄스를 발생하는 단안정 멀티바이브레이터이며, 게이트 펄스의 펄스폭은 시스템 클럭에 관계없이 일정하다. 이 때문에, (a)의 게이트 펄스가 항상 고 레벨인데 반하여, (b)의 게이트 펄스는 듀티비가 50%이다. 이 때문에, 업 다운 신호가 「감소」 레벨로 되는 기간 및 「증가」 레벨로 되는 기간은 모두 (a), (b)로 동등하며, 적분 회로(83)에 있어서의 이들 적분 기간이 동등하게 되어 있다. 이 때문에, 아날로그 출력 신호가 시간축 방향으로 신장되더라도, 그 파고 길이 W를 항상 일정하게 할 수 있다.

즉, 이 컨버전스 보정 장치는, PLL(3)에 의해 시스템 클럭의 주파수가 수평 편향 주파수의 변화에 비례하여 변화하고, 시스템 클럭은 수평 방향의 분주를 항상 일정하게 유지하고 있다. 이 때문에, 보정 데이터의 판독 타이밍과, 이 보정 데이터가 대응해야 하는 컨버전스 보정점의 대응 관계에 어긋남이 생기는 일은 없다. 또한, 수평 편향 주파수가 변화하더라도 게이트 펄스의 펄스폭을 일정하게 하고, 수평 편향 주파수에 관계없이 게이트 회로(81)의 출력 신호의 시스템 클럭 주기에 있어서의 출력 시간을 일정하게 하여, 컨버전스 보정점에 대응하는 아날로그 출력 신호의 레벨(즉, 파고값 W)이 변화하는 것을 방지하고 있다. 이 때문에, 수평 편향 주파수가 변화하더라도, CRT 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 대하여, 소망하는 컨버전스 보정이 가능해진다.

이러한 컨버전스 보정 장치를 이용함으로써, 보정 데이터를 기억 유지하기 위한 메모리의 용량을 대폭 삭감할 수 있다. 또한, 임의의 하나의 수평 편향 주파수에 대하여, 각 컨버전스 보정점에 있어서의 보정량을 결정하면, 그 밖의 다른 수평 편향 주파수에 대하여 보정량을 결정하지 않고도 소망하는 컨버전스 보정이 가능하다.

또, 본 실시예에 있어서는, 서로 다른 수평 편향 주파수의 일례로서, 한쪽이 다른쪽의 2배인 경우를 예로 들어 설명하였지만, 본 발명에 따른 컨버전스 보정 장치는 이러한 경우에 한정되는 것이 아니다. 즉, 게이트 펄스의 듀티비가 100%로 되는 경우에 있어서의 수평 편향 주파수가 적용 가능한 최대 주파수이고, 듀티비가 100%를 넘지 않는 범위에서, 모든 수평 편향 주파수에 적용할 수 있다.

또한, 본 실시예에 있어서는, 1 비트의 보정 데이터를 이용하였지만, 보정 데이터로서 2 비트 이상의 데이터를 이용하는 것도 가능하다. 예를 들어, 2 비트의 데이터에 의해, 연계 패턴으로서 사용하지 않고 각 컨버전스 보정점마다 「증가」, 「감소」, 「일정」의 상태를 기억 유지시키더라도 무방하다. 또한, 2 비트의 데이터에 의해, 변화량이 2계조인 「증가」 및 변화량이 2계조인 「감소」를 기억 유지시키더라도 무방하다.

(실시예 2)

도 7은 실시예 2에 따른 디지털 컨버전스 보정 장치의 주요부 일례를 도시한 도면이며, 도 1에 도시한 게이트 펄스 발생 회로(13)의 구성을 나타낸 회로도이다. 이 게이트 펄스 발생 회로(13)는, 플립플롭의 조합 회로에 의해 구성된다. 도면 중 참조부호(130)은 리세트 단자가 있는 D 플립플롭, 참조부호(131)은 고 임피던스 출력이 가능한 3 상태 버퍼, 참조부호(132)는 인버터·슈미트·버퍼, 참조부호 R은 저항, 참조부호 C는 콘덴서이다. 또한, 도 8은 이 게이트 펄스 발생 회로에 있어서의 주요 신호의 변화를 나타낸 타이밍차트이다. 도면 중 (a)가 시스템 클럭, (b)가 게이트 펄스, (c)가 콘덴서의 단자 전압 Vc, (d)가 플립플롭의 리세트 신호이다.

플립플롭(130)은, 입력 단자 D에 전원 전압 Vcc1로부터 항상 고 레벨이 입력되고, 트리거 입력 단자에 시스템 클럭이 입력되어 있다. 이 때문에, 시스템 클럭의 상승에 동기하여 출력 단자 Q가 고 레벨로 되어, 게이트 펄스로서 고 레벨이 출력됨과 동시에, 3 상태 버퍼(131)의 출력 단자는 저 레벨로부터 고 임피던스 상태로 변화한다.

3 상태 버퍼(133)의 출력 단자가 고 임피던스 상태로 되면, 저항 R을 흐르는전원 Vcc2로부터의 전류 i가 콘덴서 C로 흘러 들어와, 콘덴서 C가 충전된다. 그리고, 콘덴서 C의 단자 전압 Vc가 인버터·슈미트·버퍼(132)의 임계값 레벨 Vth에 도달하면, 인버터·슈미트·버퍼(132)의 출력 단자가 저 레벨로 변화하여 플립플롭(130)을 리세트한다.

플립플롭(130)이 리세트되면, 그 출력 단자 Q는 저 레벨로 변화하여, 게이트 펄스로서 저 레벨이 출력됨과 동시에, 3 상태 버퍼(131)의 출력 단자가 저 레벨로 된다. 이 때문에, 콘덴서 C로부터 3 상태 버퍼(131)로 전류 i'가 흘러 콘덴서 C가 방전되고, 인버터·슈미트·버퍼(132)의 출력은 고 레벨로 변화한다. 이상의 동작을 반복함으로써, 시스템 클럭에 동기한, 펄스폭이 일정한 펄스로 이루어지는 게이트 펄스를 발생시킬 수 있다. 즉, 주사 주파수에 관계없이 펄스폭이 일정한 펄스를 주사 주파수에 동기하여 출력할 수 있다.

또, 게이트 펄스를 구성하는 각 펄스의 폭은, 콘덴서 C의 충전 시간에 상당하기 때문에, 전원 Vcc2의 전압값, 저항 R의 저항값 및 콘덴서 C의 용량에 따라 게이트 펄스를 소망하는 펄스폭으로 할 수 있다. 또한, 전원 Vcc2를 가변 전원으로 하고, 마이크로 컴퓨터(도시하지 않음)에 의해 그 출력 전압을 제어함으로써, 펄스폭의 조정이 용이하게 된다.

(실시예 3)

주사 주파수가 일정한 경우, 분주 카운터(4)는 안정된 시스템 클럭을 공급할 수 있지만, 주사 주파수가 변화한 경우에는 PLL(3)이 재설정되기 때문에, 시스템클럭이 불안정하게 되어, 어드레스 카운터(5)로부터 메모리(6)에 공급되는 어드레스가 혼란스럽게 된다. 이 때문에, 화면상의 위치에 1대1로 대응하는 컨버전스 보정점과, 판독된 보정 데이터가 대응하지 않게 되어, 컨버전스·요크·코일 C2에 공급되는 컨버전스 보정 신호 iCY가 혼란스럽게 되어, 화상 표시가 흐트러지게 된다. 본 실시예에 있어서는, 입력 영상 신호의 주사 주파수가 변화한 경우에, 컨버전스 보정 신호에 의해 화상 표시가 흐트러지는 것을 방지하는 디스플레이 장치에 대하여 설명한다.

도 9는 실시예 3에 따른 디스플레이 장치의 주요부의 일례를 도시한 도면이며, 도 1의 디지털 컨버전스 보정 장치의 구성을 나타낸 블럭도이다. 이 컨버전스 보정 장치는, 도 2에 도시한 컨버전스 보정 장치에 주파수 검출 회로(12)를 추가하고, 도 2와는 상이한 1 비트 DAC(8A)를 구비하여 구성된다. 또한, 도 10은 도 9 중의 1 비트 DAC(8A)의 구성 일례를 나타낸 블럭도이다. 이 1 비트 DAC(8A)는 도 4에 도시한 1 비트 DAC에 금지(inhibit) 회로(84)를 더 구비하여 구성되고, 도면 중 참조부호(840)이 인버터(반전 연산 회로), 참조부호(841)이 AND 연산 회로, 참조부호(842)가 OR 연산 회로이다.

주파수 검출 회로(12)는 주사 주파수의 변화를 감시하여, 주파수가 변화한 경우에 PLL(3)을 재설정함과 동시에, 1 비트 DAC(8A)에 대하여 금지 신호를 출력하는 회로이며, 예컨대 마이크로 컴퓨터로 구성할 수 있다. 여기서는, 수평 블랭킹 펄스 H_BLK 및 수직 블랭킹 펄스 V_BLK가 입력되어 수평 주파수 또는 수직 주파수가 변화한 경우에, PLL(3)을 재설정한다. 또한, 수평 주파수 또는 수직 주파수의변화후의 일정 기간만큼 저 레벨의 금지 신호를 출력한다.

금지 신호가 고 레벨인 경우, 직렬 데이터는 AND 연산 회로(841), OR 연산 회로(842)를 그대로 통과하여, 도 4의 1 비트 DAC와 완전히 마찬가지로 동작한다. 금지 신호가 저 레벨로 되면, AND 연산 회로(841), OR 연산 회로(842)의 출력은, 각각 저 레벨, 고 레벨로 고정되고, 업 신호 및 다운 신호는 모두 저 레벨로 고정되며, 아날로그 출력 신호의 레벨은 일정하게 된다.

주파수 검출 회로(12)는, 주사 주파수가 변화한 경우에 PLL(3)이 재설정되어 시스템 클럭이 안정될 때까지 저 레벨의 금지 신호를 출력한다. 이에 따라, 컨버전스 보정 신호의 레벨을 일정 상태로 할 수 있어, 화상 표시가 흐트러지는 것을 방지할 수 있다.

도 11은 도 10에 도시한 1 비트 DAC에 있어서의 주요 신호의 변화를, 주사 주파수가 변화한 경우에 관하여 도시한 타이밍차트이다. 주사 주파수의 변화에 의해 금지 신호가 고 레벨에서 저 레벨로 변화하면, 업 신호 및 다운 신호는 모두 저 레벨로 고정되고, 아날로그 출력 신호는 일정 상태로 제어된다. 그 후, 시스템 클럭이 안정된 후에 주파수 검출 회로(12)가 다시 고 레벨의 금지 신호를 출력하여, 소망하는 아날로그 신호를 출력하도록 제어한다.

또, 본 실시예에 있어서는 수평 주파수의 변화 및 수직 주파수의 변화에 근거하여 컨버전스 보정 신호를 제어하는 경우에 대하여 설명하였지만, 수평 주파수의 변화에만 근거하여 제어하거나, 혹은 수직 주파수의 변화에만 근거하여 제어하는 것도 가능하다.

(실시예 4)

본 실시예에 있어서는, CRT 화면상이 유효한 표시 영역인 유효 화면과, CRT 화면상의 주사 영역인 화면 래스터의 관계가 변화한 경우에도, 각 컨버전스 보정점과, 메모리(6)로부터 판독되는 보정 데이터를 대응시킬 수 있는 디스플레이 장치에 관하여 설명한다.

우선, 영상을 표시하는 화면상의 범위인 영상 표시 범위에 대하여, 화면 래스터와 유효 화면의 관계에 따라 경우를 나누어 설명한다. 또, 본 실시예에 있어서는, 컨버전스 보정을 행하는 화면상의 범위인 보정 범위가 이 영상 표시 범위와 일치하고 있다. 도 12는 표시 범위의 일례를 도시한 도면이다. 도면 중, (a)는 화면 래스터가 CRT의 유효 화면보다 큰 오버스캔 상태의 경우, (b)는 화면 래스터가 CRT의 유효 화면보다 작은 언더스캔 상태의 경우이다. 또한, 도면 중 실선은 유효 화면을 나타내고, 파선은 화면 래스터를 나타내며, 사선 부분은 표시 범위이다. 도시한 바와 같이, 언더스캔의 경우 표시 범위를 화면 래스터에 일치시키고, 오버스캔의 경우 표시 범위를 유효 화면에 일치시킨다. 이러한 표시 범위에 대하여 컨버전스 보정을 행하는 경우, 언더스캔시에는 유효 화면의 일부에 대하여 컨버전스 보정할 필요가 있다.

도 13은 본 실시예에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도이다. 이 디스플레이 장치는, 도 1에 도시한 디스플레이 장치에, 편향 전류의 전류값을 검출하는 편향 전류 검출 회로 E1, E2를 추가하고, 도 1과는 상이한 디지털 컨버전스 보정 회로 B2를 구비하여 구성된다. 편향 전류 검출 회로 E1은 수직 편향 전류 iDYV를 검출하여 검출 신호 DYV를 출력하고, 편향 전류 검출 회로 E2는 수평 편향 전류 iDYH를 검출하여 검출 신호 DYH를 출력한다. 그리고, 컨버전스 보정 회로 B2가 이들 검출 신호 DYV, DYH에 근거하여 컨버전스 보정 신호 iCY를 출력한다.

도 14는 편향 전류 검출 회로 E1, E2의 구성 일례를 도시한 도면이다. 이 편향 전류 검출 회로는, 편향 요크 C1과 직렬로 검출 저항 RL을 삽입하고, 검출 저항 RL의 단자간 전압을 검출 전압 V_O로 하는 것이다. 이 회로를 이용하면, 저항 RL에 흐르는 전류, 즉 편향 요크에 흐르는 전류 iDYV, iDYH를 직접, 전압값 DYV, DYH로 변환할 수 있다. 또한, 도 15는 편향 전류 검출 회로 E1, E2의 다른 구성예를 도시한 도면이다. 이 편향 전류 검출 회로는, 편향 요크 C1과 직렬로 검출용 전류 트랜스 L의 1차측 코일을 접속하고, 2차측에 검출 저항 RL을 접속하여, 검출 저항 RL의 단자간 전압을 검출 전압 V_O로 하는 것이다. 이렇게 하여, 편향 전류 iDYV, iDYH를 전압값 DYV, DYH로 변환하는 것이 가능하다.

도 16은 도 13에 도시한 컨버전스 보정 회로 B2의 구성 일례를 나타낸 블럭도이다. 이 컨버전스 보정 회로는, 도 2에 도시한 컨버전스 보정 회로에, 수직 표시 범위 검출 신호 V_DIS를 출력하는 수직 표시 범위 검출 회로(17)와, 수평 표시 범위 검출 신호 H_DIS를 출력하는 수평 표시 범위 검출 회로(18)와, 어드레스 카운터(5)를 제어하는 어드레스 제어 회로(19)를 추가하며, 도 2와는 상이한 1 비트 DAC(8B)를 구비하여 구성된다.

수직 표시 범위 검출 회로(17)는, 수직 편향 전류의 검출 신호 DYV에 근거하여, 표시 범위의 수직 방향에 상당하는 수직 표시 범위 검출 신호 V_DIS를 생성한다. 또한, 수평 표시 범위 검출 회로(18)는, 수평 편향 전류의 검출 신호 DYH에 근거하여, 표시 범위의 수평 방향에 상당하는 수평 표시 범위 검출 신호 H_DIS를 생성한다. 도 17은 수직 표시 범위 검출 회로(17)의 구성 일례를 도시한 도면이며, 도면 중 참조부호(170, 171)이 비교기, 참조부호(172)가 V_DIS 발생 회로이다. 또한, 도 18은 각 신호의 변화의 일례를 도시한 도면이며, 도면 중 (a)가 검출 신호 DYV, (b)가 비교기(170)의 출력, (c)가 비교기(171)의 출력, (d)가 수직 표시 범위 검출 신호 V_DIS이다. 수직 편향 전류의 검출 신호 DYV는, 비교기(170)에 있어서 표시 범위 상단에 상당하는 레벨 VT과 비교됨과 동시에, 비교기(171)에 있어서 표시 범위 하단에 상당하는 레벨 VB와 비교된다. 그리고, 이들 비교 결과에 근거하여, V_DIS 발생 회로가 표시 범위의 수직 방향에 상당하는 수직 표시 범위 검출 신호 V_DIS를 생성한다. 도 19는 수평 표시 범위 검출 회로(18)의 구성 일례를 도시한 도면이며, 도면 중 참조부호(180, 181)이 비교기, 참조부호(182)가 H_DIS 발생 회로이다. 또한 도 20은 각 신호의 변화의 일례를 도시한 도면이며, 도면 중 (a)가 검출 신호 DYH, (b)가 비교기(180)의 출력, (c)가 비교기(181)의 출력, (d)가 수평 표시 범위 검출 신호 H_DIS이다. 수평 편향 전류의 검출 신호 DYH는 비교기(180)에 있어서 표시 범위 좌단에 상당하는 레벨 VL과 비교됨과 동시에, 비교기(181)에 있어서 표시 범위 우단에 상당하는 레벨 VR과 비교된다. 그리고, 이들 비교 결과에 근거하여, H_DIS 발생 회로가 표시 범위의 수평 방향에 상당하는수평 표시 범위 검출 신호 H_DIS를 생성한다. 이들 각 비교 레벨 VT, VB, VR, VL은 도시하지 않은 마이크로 컴퓨터에 의해 조정되고 설정된다.

도 21의 (a)∼(c)는 수직 표시 범위 검출 신호 V_DIS와 수평 표시 범위 검출 신호 H_DIS의 설명도이다. 도면 중 (a)는 오버스캔 상태의 경우, (b)는 언더스캔 상태의 경우, (c)는 화면 래스터와 유효 화면이 일치하는 경우를 각각 나타내고 있다. 어느 경우에도, 수직 표시 범위 검출 신호 V_DIS는 수직 주사의 스케일에 일치하는 시간축을 종방향에, 수평 표시 범위 검출 신호 H_DIS는 수평 주사의 스케일에 일치하는 시간축을 횡방향에 각각 나타내고 있다. 각 비교 레벨을 조정하는 마이크로 컴퓨터는, (b) 및 (c)의 경우, 비교 레벨 VT, VB를 각각 검출 신호 DYV의 최대값, 최소값으로 하고, 비교 레벨 VL, VR을 각각 검출 신호 DYH의 최대값, 최소값으로 하면 된다. 그런데, (a)의 경우에는 수직 표시 범위 검출 신호 V_DIS로서, 유효 화면의 수직 방향에 상당하는 수직 유효 화면 신호 V_DIS_O를 생성할 필요가 있고, 수평 표시 범위 검출 신호 H_DIS로서, 유효 화면의 수평 방향에 상당하는 수평 유효 화면 신호 H_DIS_O를 생성할 필요가 있다. 이 때문에, 마이크로 컴퓨터는 화면 래스터와 유효 화면이 일치하는 경우, 즉 (c)의 경우에 있어서의 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 미리 구하여 기억시켜 두고, 이들을 이용하여 오버스캔 상태의 경우에 있어서의 각 비교 레벨을 조정한다. 즉, 오버스캔 상태의 경우, 수직 표시 범위 검출 신호 V_DIS가 수직 유효 화면 신호 V_DIS_O의 데이터와 일치하도록 수직 표시 범위 검출 회로(17)의 비교 레벨 VT, VB를 조정하고, 수평 표시 범위 검출 신호 H_DIS가 수평 유효 화면 신호 H_DIS_O의 데이터와 일치하도록 수평 표시 범위 검출 회로(18)의 비교 레벨 VL, VR을 조정한다.

어드레스 제어 회로(19)는, 언더스캔 상태의 경우, 메모리(6)의 일부의 보정 데이터를 판독하도록 어드레스 카운터(5)를 제어한다. 이 제어는, 미리 구하여 기억되어 있는 수직 유효 화면 신호 V_DIS_O의 데이터와, 미리 구하여 기억되어 있는 수평 유효 화면 신호 H_DIS_O의 데이터와, 수직 표시 범위 검출 회로(17)로부터의 수직 표시 범위 검출 신호 V_DIS와, 수평 표시 범위 검출 회로(18)로부터의 수평 표시 범위 검출 신호 H_DIS에 근거하여 실행된다. 어드레스 제어 회로(19)는, 우선, 수직 표시 범위 검출 신호 V_DIS의 상승 에지와 수직 유효 화면 신호 V_DIS_O의 상승 에지의 타이밍의 어긋남 tV를 구하고, 이 타이밍의 어긋남을 수직 방향에 관한 컨버전스 보정점의 간격수 nV로 환산한다. 또한, 수평 표시 범위 신호 H_DIS가 상승 에지와 수평 유효 화면 신호 H_DIS_O의 상승 에지의 타이밍 어긋남을 구하고, 이 타이밍 어긋남을 수평 방향에 관한 컨버전스 보정점의 간격수 nH(즉, 시스템 클럭수)로 환산한다. 도 22의 (a), (b)는 이 때의 모양을 도시한 도면이다.

이 결과에 근거하여, 어드레스 제어 회로(19)는 어드레스 카운터(5)로 판독 어드레스를 공급한다. 수직 방향으로 (nV+1)번째, 수평 방향으로 (nH+1)번째의 컨버전스 보정점에 대응하는 보정 데이터의 어드레스를 어드레스 카운터(5)로 출력한다. 또한, 화면 래스터의 좌단에 있어서도, 수평 방향으로 nH개의 컨버전스 보정점을 스킵시킨 어드레스를 어드레스 카운터(5)로 출력한다. 어드레스 카운터(5)는 어드레스 제어 회로(19)에 의해 어드레스가 설정된 다음, 수평 표시 범위 검출 신호 H_DIS가 그 후에 저 레벨로 변화할 때까지, 시스템 클럭에 동기하여 순서대로 어드레스를 증분(increment)한다. 또, 오버스캔 상태의 경우에는, 메모리(6)의 모든 보정 데이터를 판독하기 때문에, 어드레스 제어 회로(19)가 어드레스 카운터(5)를 제어할 필요는 없다.

도 23은 이 때의 표시 범위와 메모리(6)내의 보정 데이터의 관계(메모리 어드레스 맵핑)의 일례를 도시한 도면이다. 도면 중 (a)가 오버스캔 상태에서의 메모리 어드레스 맵핑을 나타내고 있고, (b)가 언더스캔 상태에서의 메모리 어드레스 맵핑을 나타내고 있다. 오버스캔 상태에서는, CRT의 유효 화면 전역에 대하여 컨버전스 보정이 이루어지며, 메모리(6)에 기억된 모든 보정 데이터가 이용되고 있다. 한편, 언더스캔 상태에 있어서는, 화면 래스터 전역, 즉 유효 화면의 일부에 대하여 컨버전스 보정이 이루어지며, 메모리(6)에 기억되어 있는 일부의 보정 데이터만이 사용되고 있다. 이 도면에 있어서는, 메모리(6)가 어드레스 0000h∼FFFFh에, 유효 화면상의 모든 컨버전스 보정점에 관한 보정 데이터를 기억하고 있지만, 언더스캔 상태에 있어서는 어드레스 8888h∼CCCCh의 데이터만을 사용하고 있는 것을 나타내고 있다.

도 24는 1 비트 DAC(8B)의 구성 일례를 나타낸 블럭도이다. 이 1 비트 DAC는, 도 4에 도시한 1 비트 DAC(8)에 초기값 발생 회로(85), DAC(86) 및 전류 가산 회로(87)를 추가하여 구성되고, 어드레스 카운터(5)로부터의 어드레스가 공급되어 있다. 초기값 발생 회로(85)는, 어드레스 카운터로부터의 어드레스에 근거하여, 언더스캔시에 있어서의 화면 래스터 좌단의 컨버전스 보정량 또는 오버스캔시의 유효 화면 좌단의 컨버전스 보정량을 초기값 데이터로서 발생시킨다. 이 컨버전스 보정량은 주사 주파수가 변화할 때마다 구해지는 값이며, 유효 화면의 좌단, 화면 래스터의 좌단 사이에 있어서의 보정 데이터의 적분값으로서, 초기값 발생 회로(85)내의 메모리에 기억되어 있다. 초기값 발생 회로(85)로부터의 초기값 데이터는 DAC(86)에 있어서 아날로그 신호로 변환되고, 가산 회로(87)에 있어서 적분 회로(83)의 출력과 가산되어 아날로그 출력 신호로 된다.

이렇게 하여, 본 실시예에 따른 디스플레이 장치는, 오버스캔 상태의 경우에, 유효 화면을 표시 범위로 하여 유효 화면에 대해 컨버전스 보정을 행하기 때문에, 각 컨버전스 보정점과, 메모리로부터 판독되는 보정 데이터를 대응시킬 수 있다.

또한, 본 실시예에 따른 디스플레이 장치는, 언더스캔 상태의 경우에, 메모리내의 일부의 보정 데이터, 즉 화면 래스터내의 컨버전스 보정점에 대응하는 보정 데이터만을 이용하여 컨버전스 보정을 행하기 때문에, 각 컨버전스 보정점과, 메모리로부터 판독되는 보정 데이터를 대응시킬 수 있다.

또한, 보정량의 초기값 데이터를 기억 유지하고 있기 때문에, 보정 데이터가 컨버전스 보정량의 변화 데이터인 경우에도, 언더스캔 상태에 있어서 올바른 아날로그 출력 신호를 출력할 수 있다.

또한, 실시예 1에 있어서 설명한 바와 같이, 주사 주파수가 변화한 경우에 있어서도, 이 컨버전스 보정 장치는 CRT 화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 대하여 소망하는 컨버전스 보정을 수행할 수 있다. 이 때문에, 주사 주파수의 변화에 따라 화면 래스터와 유효 화면의 관계가 변화한 경우에 있어서도, 소망하는 컨버전스 보정이 가능하다. 또한, 주사 주파수의 변화에 따라, 화면 래스터와 유효 화면의 관계가 변화한 경우 뿐만 아니라, 동일한 주사 주파수의 경우에 있어서도, 화면 래스터와 유효 화면의 관계가 서로 다른 경우, 소망하는 컨버전스 보정을 수행할 수 있다.

또, 본 실시예에 있어서는, 전형적인 언더스캔 상태의 경우 및 오버스캔 상태의 경우를 예로 들어 설명하였지만, 수평 방향 및 수직 방향에 대하여, 한쪽이 오버스캔 상태이고 다른쪽이 언더스캔 상태인 경우에도 적용이 가능하다.

(실시예 5)

본 실시예에 있어서는, 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 용이하게 구할 수 있는 컨버전스 보정 장치에 대하여 설명한다.

도 25는 본 실시예에 따른 디스플레이 장치의 개략 구성을 나타낸 블럭도이다. 이 디스플레이 장치는, 도 13에 도시한 디스플레이 장치에, 도 13과는 상이한 영상 표시 회로 A2 및 디지털 컨버전스 보정 회로 B3을 구비하여 구성되며, 컨버전스 보정 장치 B3으로부터 출력되는 표시 범위 지시 신호 HV_CSL이 영상 표시 회로 A1에 입력되고, 영상 신호 표시 회로 A2는 입력 영상 신호와 표시 범위 지시 신호 HV_CSL 중 어느 한쪽에 근거하여 CRT(C)상에 영상 표시를 행한다.

도 26은 도 25에 나타낸 디지털 컨버전스 보정 회로 B3의 구성 일례를 나타낸 블럭도이다. 이 컨버전스 보정 회로 B3은 도 16에 도시한 컨버전스 보정 회로에 지시 신호 발생 회로(20)를 추가하여 구성된다. 지시 신호 발생 회로(20)는, 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS에 근거하여, 표시 범위를 화면상에 표시하기 위한 표시 범위 지시 신호 HV_CSL을 생성한다.

도 27은 지시 신호 발생 회로(20)의 구성 일례를 나타낸 블럭도이다. 도면 중 참조부호(200)이 V_CSL 발생 회로, 참조부호(201)이 H_CSL 발생 회로, 참조부호(202)가 OR 연산 회로이다.

V_CSL 발생 회로(200)는, 수직 표시 범위 검출 신호 V_DIS의 변화시에 표시범위의 수직 방향의 양단부, 즉 상단부 및 하단부에 상당하는 펄스로 이루어지는 수직 표시 범위 지시 신호 V_CSL을 출력한다. 이 수직 표시 범위 지시 신호 V_CSL에 포함되는 각 펄스는 필드 기간에 비해서 충분히 짧은 펄스폭을 갖고 있다. 특히, 각 펄스가 수평 주사 기간 정도의 펄스폭을 갖는 경우가 바람직하다.

H_CSL 발생 회로(201)는 수평 표시 범위 검출 신호 H_DIS의 변화시에 펄스를 출력하는 회로이며, 표시 범위의 수평 방향의 양단부, 즉 좌단부 및 우단부에 상당하는 수평 표시 범위 지시 신호 H_CSL을 출력한다. 이 수평 표시 범위 지시 신호 H_CSL에 포함되는 각 펄스는 수평 주사 기간에 비해서 충분히 짧은 펄스폭을 갖고 있다. 특히, 각 펄스가 시스템 클럭 주기 정도의 펄스폭을 갖는 경우가 바람직하다.

OR 연산 회로(202)는, 수직 표시 범위 지시 신호 V_CSL 및 수평 표시 범위 지시 신호 H_CSL을 혼합하여, 표시 범위의 주변 단부에 상당하는 표시 범위 지시 신호 HV_CSL을 출력한다. 영상 표시 회로 A2는 이 표시 범위 지시 신호 HV_CSL을 영상으로 하여 CRT 화면상에 표시한다. 즉, 표시 범위의 주변 단부를 나타내는 직사각형 프레임 형상의 영상이 표시된다. 도 28은 이들 각 신호의 관계, 및 영상 표시 회로 A2가 표시 범위 지시 신호 HV_CSL을 CRT 화면상에 표시한 경우의 모양을 나타낸 도면이다.

다음에, 어드레스 제어 회로(19)내에 기억되는 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 구하는 방법에 대하여 설명한다. 우선, 디스플레이 장치의 화면 사이즈의 변경 등에 의해, 입력 영상 신호를 오버스캔 상태로 한다. 이 때, 마이크로 컴퓨터에 의해 조정되어야 할 각 비교 레벨 VT, VB, VL, VR을, 표시 범위 지시 신호 HV_CSL에 의한 직사각형 프레임의 전부 또는 일부가 화면상에 표시되는 정도의 적당한 값으로 설정해 두면, 영상 표시 회로 A2에 의해, CRT 화면상에 직사각형 프레임이 표시된다. 이렇게 하여 화면상에 표시된 직사각형 프레임을 보면서, 오퍼레이터가 이 직사각형 프레임을 유효 화면의 주변 단부에 일치시키도록, 수직 표시 범위 검출 회로(17)에 있어서의 비교 레벨 VT, VB 및 수평 표시 범위 검출 회로(18)에 있어서의 비교 레벨 VL, VR을 조정한다. 이 조정은, 도시하지 않는 마이크로 컴퓨터를 거쳐 실행된다.

표시 범위의 주변 단부와 유효 화면의 주변 단부를 일치시킴으로써, 수직 표시 범위 검출 회로(17)로부터 수직 유효 화면 신호 V_DIS_O를 출력시킬 수 있으며, 수평 표시 범위 검출 회로(18)로부터 수평 유효 화면 신호 H_DIS_O를 출력시킬 수 있다. 따라서, 이 때의 수직 표시 범위 검출 회로(17)의 출력 신호를 수직 유효 화면 신호 V_DIS_O의 데이터로서 기억하고, 수평 표시 범위 검출 회로(18)의 출력 신호를 수평 유효 화면 신호 H_DIS_O의 데이터로서 기억하면 된다.

이러한 구성으로 함으로써, 본 실시예에 따른 컨버전스 보정 장치는 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 용이하게 구할 수 있다.

또, 본 실시예에 있어서는, 지시 신호 발생 회로(20)가, 수직 표시 범위 지시 신호 V_CSL 및 수평 표시 범위 지시 신호 H_CSL을 혼합하여 얻어지는 표시 범위 지시 신호 HV_CSL을 출력하고 있지만, 수직 표시 범위 지시 신호 V_CSL과 수평 표시 범위 지시 신호 H_CSL의 한쪽을 전환하여 출력하고, 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 순서대로 취득하도록 하여도 무방하다.

(실시예 6)

본 실시예에 있어서는, 실시예 5에 나타낸 디스플레이 장치(도 25)로서, 입력 영상 신호의 주사 주파수가 변화한 경우에도 컨버전스 보정 신호의 혼란에 의한 화상 표시의 흐트러짐을 방지할 수 있는 디스플레이 장치에 관하여 설명한다.

도 29는 본 실시예에 따른 디스플레이 장치의 주요부 일례를 도시한 도면이며, 도 25에 도시한 디지털 컨버전스 장치의 다른 구성예를 나타낸 블럭도이다. 이 컨버전스 보정 장치는, 도 26에 도시한 컨버전스 보정 장치에 주파수 검출 회로(12)를 추가하고, 도 26과는 상이한 1 비트 DAC(8C)를 구비하여 구성된다. 이 주파수 검출 회로(12)는 도 9에 도시한 주파수 검출 회로와 동일한 회로이다. 또한, 도 30은 도 29 중의 1 비트 DAC(8C)의 구성 일례를 나타낸 블럭도이다. 이 1 비트 DAC(8C)는, 도 24에 도시한 1 비트 DAC(8B)에 금지 회로(84)를 더 구비하여 구성된다. 이 금지 회로(84)는 도 10에 도시한 금지 회로와 동일한 회로이다.

주사 주파수가 변화한 경우에, PLL(3)이 재설정되어 시스템 클럭이 안정될 때까지, 주파수 검출 회로(12)가 저 레벨의 금지 신호를 출력한다. 이에 따라, 금지 회로(84)가 업 신호 및 다운 신호를 저 레벨로 고정하고, 적분 회로(83)로부터의 아날로그 신호를 일정하게 한다. 한편, DAC(86)는 초기값 발생 회로(85)가 출력하는 초기값 데이터에 근거하여 일정한 아날로그 신호를 출력하고 있다. 이 때문에, 가산 회로(87)로부터 출력되는 아날로그 출력 신호의 레벨은 일정한 상태로 유지된다.

따라서, 실시예 4 또는 실시예 5에 따른 디스플레이 장치에 있어서도, 주사 주파수가 변화한 경우에 PLL(3)이 재설정되어 시스템 클럭이 안정될 때까지, 컨버전스 보정 신호의 레벨을 일정 상태로 할 수 있어, 화상 표시의 흐트러짐을 방지할 수 있다.

(실시예 7)

본 실시예에 있어서는, 언더스캔 상태의 경우에 화면 래스터의 상단부 및 하단부에 있어서 컨버전스 보정 신호가 급격하게 변화하여 표시 화상이 흐트러지는 것을 방지할 수 있는 디스플레이 장치에 대하여 설명한다.

도 31은 본 실시예에 따른 디스플레이 장치의 주요부 일례를 도시한 도면으로서, 도 25에 도시한 디지털 컨버전스 보정 장치 B3의 다른 구성예를 나타낸 블럭도이다. 이 컨버전스 보정 장치는, 도 29에 도시한 컨버전스 보정 장치에, 도 29와는 상이한 어드레스 제어 회로(19A)를 구비하여 구성된다.

도 32 및 도 33은, 도 31에 도시한 어드레스 제어 회로(19A)의 동작 일례를 설명하기 위한 타이밍차트이며, 언더스캔 상태의 경우에 있어서의 주요 신호의 변화를 나타내고 있다. 또한 도면 중 (a)가 수직 블랭킹 펄스 V_BLK, (b)가 수직 표시 범위 검출 신호 V_DIS, (c)가 수평 블랭킹 펄스 H_BLK, (d)가 수평 표시 범위 검출 신호 H_DIS, (e)가 컨버전스 요크 코일 C2의 구동 신호인 컨버전스 보정 신호 iCY이다.

어드레스 제어 회로(19A)는, 수직 블랭킹 펄스 V_BLK의 상승으로부터 수직 표시 범위 검출 신호 V_DIS의 상승까지, 모든 수평 주사선 기간에 있어서 동일한 컨버전스 보정을 수행하도록 각 수평 주사 기간마다 어드레스 카운터(5)에 대하여 동일 어드레스를 출력하고 있다. 이 어드레스는, 수직 표시 범위 검출 신호 V_DIS가 상승한 후에 최초로 어드레스 카운터(5)에 대하여 출력되는 어드레스이다. 따라서, 필드의 최초 1 수평 주사 기간에 있어서 판독되는 각 보정 데이터가, 수직 표시 범위 검출 신호 V_DIS의 상승 후의 각 수평 주사 기간에 있어서도 판독된다. 도 32는 이 때의 모양을 도시한 도면이다. 수직 표시 범위 검출 신호 V_DIS의 상승 변화의 전후, 즉 필드의 최초 1 수평 주사 기간과 그 이전의 수평 주사 기간을 비교하더라도, 컨버전스 보정 신호는 변화되지 않는다. 따라서, 컨버전스 보정 신호가 급격하게 변화함으로써 발생하는 유효 화면의 상단부 또는 그 부근에 있어서의 표시 화상의 흐트러짐을 방지할 수 있다.

또한, 어드레스 제어 회로(19A)는, 수직 표시 범위 검출 신호 V_DIS의 하강, 수직 블랭킹 펄스 V_BLK의 상승까지, 모든 수평 주사선 기간에 있어서 동일한 컨버전스 보정을 행하도록 각 수평 주사 기간마다 어드레스 카운터(5)에 대하여 동일 어드레스를 출력하고 있다. 이 어드레스는, 수직 표시 범위 검출 신호 V_DIS가 하강하기 전에 최후에 어드레스 카운터(5)에 대하여 출력되는 어드레스이다. 따라서, 필드의 최후 1 수평 주사 기간에 있어서 판독되는 각 보정 데이터가, 수직 표시 범위 검출 신호 V_DIS의 하강 후의 각 수평 주사 기간에 있어서도 판독된다. 도 33은 이 때의 모양을 도시한 도면이다. 수직 표시 범위 검출 신호 V_DIS의 하강 변화의 전후, 즉 필드의 최후 1 수평 주사 기간과 그 이후의 수평 주사 기간을 비교하더라도, 컨버전스 보정 신호는 변화하지 않는다. 따라서, 컨버전스 보정 신호가 급격히 변화함에 따라 발생하는 유효 화면의 하단부 또는 그 부근에 있어서의 표시 화상의 흐트러짐을 방지할 수 있다.

도 34는 이들의 모양을 화면상에 있어서 모식적으로 나타낸 설명도이다. 화면 래스터의 상단부로부터 유효 화면의 상단부까지, 유효 화면의 하단부로부터 화면 래스터의 하단부까지, 각각 수직 방향에 있어서 동일한 컨버전스 보정이 이루어져 있다. 따라서, 유효 화면, 즉 언더스캔시에 있어서의 영상 표시 범위의 상단부 및 하단부에 있어서 컨버전스 보정 신호는 변화하지 않는다. 이 때문에, 컨버전스 보정 신호의 급격한 변화에 의해 영상이 흐트러지는 것을 방지할 수 있다.

본 실시예에 있어서는, 수직 블랭킹 펄스의 상승 전후에 있어서 컨버전스 보정을 변화시킨 경우를 예로 들어 설명하였지만, 그 밖의 타이밍, 예컨대 수직 블랭킹 펄스의 하강 전후에 있어서 컨버전스 보정을 변화시키도록 하여도 무방하다.또한, 이 컨버전스 보정 장치는, 수직 표시 범위 검출 회로(17), 수평 표시 범위 검출 회로(18) 및 어드레스 제어 회로(19A)를 구비함으로써, 실시예 4와 마찬가지로 하여, 어드레스 카운터(17)가, 오버스캔 상태의 경우에는 유효 화면에 대한 어드레스를 생성함과 동시에, 언더스캔의 경우에는 화면 래스터내에 있는 각 컨버전스 보정에 대응하는 어드레스를 생성한다. 따라서, 항상 화면 래스터와 유효 화면의 관계에 대응한 컨버전스 보정을 수행할 수 있다.

(실시예 8)

본 실시예에 있어서는, 메모리(6)에 저장하는 보정 데이터를 용이하게 구할 수 있는 디스플레이 장치에 대하여 설명한다.

도 35는 본 실시예에 따른 디스플레이 장치의 구성 일례를 도시한 도면이다. 이 디스플레이 장치는, 도 25에 도시한 디스플레이 장치에, 도 25와는 상이한 영상 표시 회로 A3 및 디지털 컨버전스 보정 회로 B4를 구비하여 구성되며, 컨버전스 보정 장치 B4로부터 출력되는 표시 범위 지시 신호 HV_CSL 및 보정점 지정 패턴 L_CSL이 영상 표시 회로 A3에 입력되고, 영상 신호 표시 회로 A3은 입력 영상 신호, 표시 범위 지시 신호 HV_CSL 또는 보정점 지정 패턴 L_CSL 중 어느 하나에 근거하여 CRT(C)상에 영상 표시를 행한다.

도 36은 도 35에 도시한 컨버전스 보정 장치 B4의 구성 일례를 나타낸 블럭도이다. 이 컨버전스 보정 장치 B4는, 도 31에 도시한 컨버전스 보정 장치에 패턴 발생 회로(21)를 추가하여 구성된다. 패턴 발생 회로(21)는 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS에 근거하여, 시스템 클럭에 동기한, 수평 방향으로 소정의 폭을 갖는 보정점 지정 패턴 L_CSL을 생성한다. 각 패턴의 위치 및 폭은, 도시하지 않은 마이크로 컴퓨터가 임의로 설정할 수 있다.

도 37은 영상 표시 회로 A3에 의해, 화면상에 표시된 보정점 지시 패턴 L_CSL의 일례를 도시한 도면이며, 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS와 함께 도시되어 있다. 보정 데이터는 유효 화면 전역에 대하여 구할 필요가 있는데, 오버스캔 상태에서 실행된다. 즉, 도시한 표시 범위는유효 화면과 일치하고 있다. 이 도면에서는, 유효 화면을 5×5=25 포인트로 균등 분할하여, 좌측 상단을 좌표 원점 (0, 0)으로 하여 우측 하단의 좌표 (4, 4)까지 25 포인트의 컨버전스 보정점을 순차적으로 지정하고 있다.

도 38은 도 37에 도시한 25 포인트의 각 컨버전스 보정점에 대한 조정 순서의 일례를 도시한 도면이다. 우선, 오퍼레이터는 화면상의 보정점 지정 패턴을 보면서, 예를 들어 (0, 0)→(0, 1)→(0, 2)→(0, 3)→(0, 4)→(1, 0)→(2, 0)→(3, 0)→(4, 0)→(1, 1)→(2, 1)→(3, 1)→(4, 1)→(1, 2)→(2, 2)→(3, 2)→(4, 2)→(1, 3)→(2, 3)→(3, 3)→(4, 3)→(1, 4)→(2, 4)→(3, 4)→(4, 4)의 순으로 컨버전스량을 조정하여, 최적의 컨버전스 보정량을 구한다. 구해진 컨버전스 보정량은, 메모리(6)의 컨버전스 보정점에 대응하는 어드레스에 보정 데이터로서 직접 저장된다.

다음에, 이들 컨버전스 보정점 이외의 것에 관해서는, 이미 구해진 상기 컨버전스 보정점에 있어서의 보정 데이터를 직선 보간함으로써 구할 수 있다. 즉, 보정점 지정 패턴이 대응하는 인접 4 포인트의 컨버전스 보정점에 둘러싸인 영역을 4 등분하여, 예컨대 좌표 (0, 0), 좌표 (0, 1) 사이에 있는 각 컨버전스 보정점에 대하여, 좌표 (0, 0)에 있어서의 컨버전스 보정량 및 좌표 (0, 1)에 있어서의 컨버전스 보정량을 이용하여 컨버전스 보정량을 구하고, 좌표 (0, 0), 좌표 (1, 0) 사이에 있는 각 컨버전스 보정에 대하여 좌표(0, 0)에 있어서의 컨버전스 보정량 및 좌표 (1, 0)에 있어서의 컨버전스 보정량을 이용하여 컨버전스 보정량을 구한다. 이 때, 주사 주파수, 유효 화면의 범위(화면 사이즈) 등이 변화하더라도, 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS를 유효 화면에 일치시키고 있기 때문에, 수직 편향 전류 iDYV 및 수평 편향 전류 iDYH와 화면상의 위치와의 상관 관계를 이용하여, 시간을 변수로 하는 직선 보간을 수행하는 것만으로 최적의 컨버전스 보정량을 구할 수 있다.

이렇게 하여, 화면 위치에 대응한 수직 편향 전류 iDYV 및 수평 편향 전류 iDYH를 시간 파라미터로 하는 보간 연산을 수행하기 때문에, 주사 주파수 및 화면 사이즈의 변화 등에 영향을 미치는 일 없이, 컨버전스 보정 정밀도를 확보할 수 있다.

또, 도 38에서는 유효 화면을 5×5=25 포인트로 균등 분할한 예를 나타내었지만, 예를 들어 5×9=45 포인트, 혹은 9×9=81 포인트와 같이 보정점 지정 패턴을 증가시킴으로써, 컨버전스 보정 정밀도를 더욱 향상시킬 수 있다.

(실시예 9)

본 실시예는 각 컨버전스 보정점에 대한 컨버전스 보정량을 보정 데이터로서 메모리에 기억 유지하는 디지털 컨버전스 보정 장치를 구비함과 동시에, 화면 래스터와 유효 화면의 대응 관계가 변화한 경우에도 소망하는 컨버전스 보정을 수행하는 디스플레이 장치에 대하여 설명한다.

도 39는 본 실시예에 따른 디스플레이 장치의 구성 일례를 나타낸 블럭도이다. 이 디스플레이 장치는, 도 35에 도시한 디스플레이 장치에, 도 35와는 상이한 디지털 컨버전스 보정 회로 B5를 구비하여 구성된다.

도 40은 도 39에 도시한 디지털 컨버전스 보정 회로 B5의 구성 일례를 나타낸 블럭도이다. 이 컨버전스 보정 회로는, 도 36에 도시한 컨버전스 보정 회로에 다른 메모리부(6X), DAC(8X) 및 로우패스 필터부(9X)를 구비하고, 1 비트 래치 및 게이트 펄스 발생 회로를 구비하지 않은 채 구성된다.

메모리부(6)는 서로 다른 주파수에 대응하는 메모리(60∼6n)로 이루어지며, 로우패스 필터부(9X)는 서로 다른 주파수에 대응하는 로우패스 필터(90∼9n)로 이루어진다. 주파수 검출 회로(12)는, 수평 블랭킹 펄스 H_BLK 및 수직 블랭킹 펄스 V_BLK에 근거하여 선택 신호를 출력하고, 메모리(6X)를 구성하는 어느 하나의 메모리(6i)를 선택함과 동시에, 로우패스 필터(9X)를 구성하는 어느 하나의 로우패스 필터(9i)를 선택한다. DAC(8X)는 보정 데이터를 아날로그 신호로 변환하는 디지털/아날로그 변환 회로이며, 보정 데이터가 8 비트폭이면, 8 비트폭의 DAC에 의해 구성된다. 어드레스 카운터(5)로부터의 판독 어드레스에 근거하여, 선택된 메모리(6i)로부터 화면 주사에 동기하여 보정 데이터가 판독되고, DAC(8X)가 판독된 보정 데이터를 아날로그 신호로 변환하며, 입력 영상 신호의 주사 주파수에 대응한 로우패스 필터(9i)에 의해 이 아날로그 신호를 평활화하여 컨버전스 보정 신호 iDY를 생성한다.

이 컨버전스 보정 장치는, 수직 표시 범위 검출 회로(17), 수평 표시 범위 검출 회로(18) 및 어드레스 제어 회로(19A)를 구비함으로써, 실시예 4와 마찬가지로 하여, 어드레스 카운터(5)가, 오버스캔 상태의 경우에는 유효 화면내에 있는 각 컨버전스 보정점에 대응하는 어드레스를 생성함과 동시에, 언더스캔의 경우에는, 화면 래스터내에 있는 각 컨버전스 보정에 대응하는 어드레스를 생성한다. 따라서, 항상 화면 래스터와 유효 화면의 관계에 따른 컨버전스 보정을 수행할 수 있다.

한편, 주사 주파수가 변화한 경우에는, 주사 주파수에 대응하는 메모리(6i) 및 주사 주파수에 대응하는 로우패스 필터(9i)를 선택하여 대응할 수 있다. 이 때문에, 주사 주파수의 변화에 따라 화면 래스터와 유효 화면의 관계가 변화한 경우에도, 소망하는 컨버전스 보정이 가능하다. 또한, 주사 주파수의 변화에 따라, 화면 래스터와 유효 화면의 관계가 변화한 경우 뿐만 아니라, 동일한 주사 주파수의 경우에도, 화면 래스터와 유효 화면의 관계가 서로 다른 경우에, 소망하는 컨버전스 보정을 수행할 수 있다.

또한, 실시예 5의 경우와 마찬가지로, 지시 신호 발생 회로(21)를 구비함으로써, 수직 표시 범위 검출 신호 V_DIS 및 수평 표시 범위 검출 신호 H_DIS에 근거하여 표시 범위 지시 신호 HV_CSL을 출력할 수 있다. 이 때문에, 화면상에 표시 범위의 주변 단부를 나타내는 직사각형 프레임상의 영상을 표시시켜, 수직 유효 화면 신호 V_DIS_O의 데이터 및 수평 유효 화면 신호 H_DIS_O의 데이터를 용이하게 구할 수 있다.

또한, 어드레스 제어 회로(19A)를 구비함으로써, 실시예 7의 경우와 마찬가지로 하여, 언더스캔 상태의 경우에, 화면 래스터의 상단부 및 하단부에 있어서 컨버전스 보정 신호가 급격히 변화하여 표시 화상이 흐트러지는 것을 방지할 수 있다.

Claims

보정 데이터에 근거하여, 컨버전스 보정 신호를 생성하는 디지털 컨버전스 보정 장치에 있어서,

화면상의 위치에 1대1로 대응하는 각 컨버전스 보정점에 있어서의 컨버전스 보정량을 미리 구하여, 인접하는 컨버전스 보정점에 대한 각 컨버전스 보정량의 변화를 보정 데이터로서 기억 유지하는 메모리와,

메모리에 대한 판독 어드레스를 화면 주사에 동기하여 생성하는 어드레스 카운터와,

판독된 각 보정 데이터에 대하여, 출력 시간을 일정하게 하는 게이트 회로와,

게이트 회로로부터의 보정 데이터를 적분하여, 아날로그 신호를 생성해서 출력하는 디지털/아날로그 변환 회로와,

아날로그 신호를 평활화하여, 컨버전스 보정 신호를 생성하는 로우패스 필터

를 포함하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 1 항에 있어서,

미리 설정된 일정한 펄스 폭을 가지며, 화면 주사에 동기하여 출력되는 각 펄스로 이루어지는 게이트 펄스를 생성하는 게이트 펄스 발생 회로를 구비하고,

게이트 회로가, 게이트 펄스 발생 회로로부터의 게이트 펄스에 근거하여, 각보정 데이터의 출력 시간을 제어하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 2 항에 있어서,

게이트 펄스 발생 회로가, 출력 펄스 폭이 일정한 단안정 멀티바이브레이터를 구비하여 구성되고, 이 단안정 멀티바이브레이터에 대하여 화면 주사에 동기하여 트리거 펄스가 입력되는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 1 항에 있어서,

각 보정 데이터는, 인접하는 보정 데이터와의 연계 패턴에 따라, 컨버전스 보정량의 변화를 나타내고,

메모리로부터 판독된 보정 데이터의 연계 패턴에 근거하여, 보정 데이터를 디코드하여, 게이트 회로로 출력하는 디코드 회로를 포함하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 1 항에 있어서,

메모리로부터 판독된 보정 데이터를, 컨버전스 보정 신호의 증가를 나타내는 업 신호 및 컨버전스 보정 신호의 감소를 나타내는 다운 신호로 분리하여, 게이트 회로로 출력하는 디코드 회로를 포함하며,

게이트 회로가, 업 신호 및 다운 신호에 대하여, 각 보정 데이터마다 출력 시간을 일정하게 하고,

디지털/아날로그 변환 회로가, 업 신호 및 다운 신호를 적분하여, 아날로그 신호를 생성하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 1 항에 있어서,

화면 주사의 주파수 변화를 검출하여, 소정의 기간만큼 검출 신호를 출력하는 주파수 검출 회로와,

이 검출 신호에 근거하여, 메모리로부터 판독된 각 보정 데이터의 출력을 중지하는 금지 회로를 포함하는 것을 특징으로 하는 디지털 컨버전스 보정 회로.
제 1 항에 있어서,

수직 편향 전류에 근거하여, 화면상에 있어서의 영상 표시 범위의 수직 방향의 위치에 상당하는 수직 표시 범위 검출 신호를 생성하여 출력하는 수직 표시 범위 검출 회로와,

수평 편향 전류에 근거하여, 화면상에 있어서의 영상 표시 범위의 수평 방향의 위치에 상당하는 수평 표시 범위 검출 신호를 생성하여 출력하는 수평 표시 범위 검출 회로와,

수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호에 근거하여, 어드레스 카운터를 제어하는 어드레스 제어 회로를 포함하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 7 항에 있어서,

수직 표시 범위 검출 회로는, 수직 편향 전류의 전류값을 소정의 비교 레벨과 비교하는 비교기를 포함하여, 언더스캔 상태의 경우, 화면 래스터의 수직 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하고, 오버스캔 상태의 경우, 유효 화면의 수직 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하며,

수평 표시 범위 검출 회로는, 수평 편향 전류의 전류값을 소정의 비교 레벨과 비교하는 비교기를 포함하여, 언더스캔 상태의 경우, 화면 래스터의 수평 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하고, 오버스캔 상태의 경우, 유효 화면의 수평 방향의 양단 위치에 상당하는 레벨을 비교 레벨로 하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
제 7 항에 있어서,

어드레스 제어 회로는, 오버스캔 상태의 경우에 있어서의 수직 표시 범위 검출 신호를 수직 유효 화면 신호로서 미리 기억 유지함과 함께, 오버스캔 상태의 경우에 있어서의 수평 표시 범위 검출 신호를 수평 유효 화면 신호로서 미리 기억 유지하고,

언더스캔 상태의 경우에, 수직 유효 화면 신호의 변화 타이밍과, 수직 표시 범위 검출 신호의 변화 타이밍의 어긋남을 구함과 함께, 수평 유효 화면 신호의 변화 타이밍과, 수평 표시 범위 검출 신호의 변화 타이밍의 어긋남을 구하여, 이들의 타이밍 어긋남을 판독 어드레스로 환산해서, 어드레스 카운터로 출력하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
청구항 1 내지 청구항 9 중 어느 한 항에 기재된 디지털 컨버전스 보정 장치를 포함하는 것을 특징으로 하는 디스플레이 장치.
제 7 항에 있어서,

수직 표시 범위 검출 신호 및 수평 표시 범위 검출 신호에 근거하여, 화면상에 있어서의 영상 표시 범위를 표시하는 표시 범위 지시 신호를 출력하는 지시 신호 발생 회로를 포함하는 것을 특징으로 하는 디지털 컨버전스 보정 장치.
청구항 11에 기재된 디지털 컨버전스 보정 장치와,

이 디지털 컨버전스 보정 회로로부터의 표시 범위 지시 신호에 근거하여 영상 표시를 수행하는 영상 표시 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.