KR100205493B1

KR100205493B1 - 컨버전스 제어 시스템

Info

Publication number: KR100205493B1
Application number: KR1019910700389A
Authority: KR
Inventors: 로드리게즈 까바조스 엔리끄; 데일 알트만쇼퍼 로버트; 프레스턴 파커 로버트; 톤 홀 2세 에스틸
Original assignee: 크리트먼 어윈 엠.; 톰슨 콘슈머 일렉트로닉스 인코포레이티드
Priority date: 1989-08-23
Filing date: 1990-08-22
Publication date: 1999-07-01
Also published as: EP0439598B1; EP0439598A1; KR920702162A; JPH04501350A; DE69029256D1; US4977355A; SG86291A1; DE69029256T2; WO1991003130A1

Abstract

프로젝션 텔레비젼과 같은 텔레비젼 장치의 컨버전스 제어 시스템은 다수 채널(40)을 포함하며, 각 채널은 컨버전스 보정 그리드를 한정하는 그리드 좌표값의 집합을 기억하는 디지탈 메모리(46)와, 그리드 좌표값애 대한 한쌍의 곱셈 D/A 변환기(56,58)를 가진다. 순차 디지탈 어드레스를 발행하는 단일 회로(44)는 각각의 디지탈 메모리(46)로부터의 그리드 좌표값을 채널의 개개의 곱셈 D/A 변환기(56,58)에 공급하는 각각의 채널에 결합된다. 개개의 수평 그리드선의 값이 곱셈 D/A 변환기중 오직 하나에만 공급된다. 단일 파형 발생기(70)는 각 채널에서 각 쌍(56,58)의 개개의 곱셈 D/A 변환기를 변조하는 상보 위상의 한쌍의 아날로그 파형(V_우수, V_기수)을 발생한다. 변조 파형(V_우수, V_기수)의 합은 일정하다. 연속의 변조된 아날로그 값이 각 채널에 대한 컨버전스 보정 신호를 한정한다.

Description

컨버전스 제어 시스템

본 발명은 텔레비젼 장치의 디지탈 컨버전스(convergence)시스템에 관한 것으로서, 특히 출력 처리를 위해 개선된 아날로그 보간기를 갖춘 디지탈 컨버전스 시스템에 관한 것이다.

어떤 텔레비젼 장치는 정교한 컨버전스 제어 시스템을 필요로 한다. 프로젝션 텔레비젼 장치는 적색, 청색 및 녹색 라스터를 각각 투영하는 세개의 비디오 프로젝션 음극선관을 포함한다. 각각의 비디오 프로젝션관에 의해서 투영된 영상은 서로 적절히 정렬되어야 한다. 세개의 음극선관 모두에 대해서 정확한 라스터를 얻는데 필요한 보정을 제공하도록 아날로그 파형이 사용되어 왔다. 종래의 아날로그 파형 발생기는 라스터의 1차 결함에 대해서는 정상적으로 보정하나, 이러한 장치에서 통상 발견되는 보다 복잡한 왜곡에 대해서는 정상적으로 보정을 행하지 않는다.

디지탈 컨버전스 보정 시스템은 보다 복잡한 보정 신호를 발생하도록 개발되어 왔다. 이러한 유형의 디지탈 컨버전스 보정 시스템에 있어서, 디지탈 보정 값은 매우 광범위한 그리드의 각점에 대해서 기억되며, 각 그리드점은 각 수형 주사선을 따라서 혹은 가능한 많이 한정된다. 이러한 방법은 최대 보정을 제공하나, 이를 구현하기가 어렵고, 비용 또한 많이 든다. 이러한 종류의 또 다른 시스템에 있어서, 보다 적은 수의 보정 값들이 기억되고, 디지탈 보간 회로는 알고 있는 값을 토대로 하여 중간값을 결정한다. 이러한 디지탈 보간기는 양호한 결과를 산출할 수 있으나, 구현하기에는 비용이 많이 든다. 대부분의 경우, 어떤 구성요소, 예를 들어 D/A(디지탈 대 아날로그) 변환기는 필요한 해상도를 위해서 필요로 하는 최소한의 비트 요건은 디지탈 보간기를 집적 회로로서 실시하는 것을 배제한다.

이러한 종류의 또 다른 시스템에 있어서, 보다 적은 수의 보정값이 디지탈적으로 기억되나, 보간은 아날로그 영역에서 수행된다. 이러한 회로는 저렴한 가격으로 적당한 정밀도 및 해상도를 제공할 수 있다는 점에서 유익함이 증명되었다. 이러한 회로에서의 D/A 변환기의 분해능이 종종 중요한데, 분해능이 보간 회로가 집적될 수 있느냐에 따라서 결정될 것이다.

복수개의 비디오 프로젝션관으로부터의 영상을 정렬하기 위하여 컨버젼스 보정 신호를 제공하는 정밀한 파형을 발생하도록 아날로그 영역 보간과 관련하여 본 발명은 디지탈 처리를 이용하고 있다. 이러한 디지탈 및 아날로그 신호 생성의 결합에 의해 다루어질 신호 범위가 축소됨에 다라 D/A 변환기의 소요 분해능과 디지탈 저장 용량이 축소된다. D/A변환기의 분해능이 저하되므로 보간 회로의 집적화가 가능하다.

아날로그 출력 처리기를 갖춘 디지탈 컨버전스 시스템이 메이어(Meyer)의 미국 특허 제4,422,019 호에 개시되어 있다. 디지탈 또는 아날로그 보간 회로를 사용하는 또 다른 디지탈 컨버전스 제어 시스템이 미합중국 특허 제4,401,922호,제4,437,110호, 제4,473,844호, 제4,549,117호, 제4,553,164호, 제4,635,117호 및 제4,672,275호에 개시되어 있다.

표시 스크린의 엑티브 주사 영역은 크로스 채치(격자)(cross-hatch)그리드를 한정하는 경계선인 열과 행의 매트릭스로 분할된다. 열과 행의 수, 즉 섹션의 수는 어느 정도 임의적이며, 최종 라스터의 원하는 완성 레벨과 필요한 보정의 기대 범위에 따른다. 정렬간, 녹색 지오메트리와 적색 및 녹색 DC 보정이 우선 수행된다. 그후, 모든 그리드점에서 보정 신호의 정확한 갑이 그 점에서 적색, 녹색 및 청색 라스터를 중첩함으로써 결정된다. 이 정확한 값은 비휘발성 메모리에 저장되며 필요한 각 보정 신호에 대한 특정 장치 도는 기기의 정렬 정보를 나타낸다.

인접 그리드점 사이에서 보정 신호의 원활한 전이를 제공하기 위하여 수직 및 수평 방향으로 보간이 실행되어야 한다. 각 섹션은 그 섹션의 가장자리를 한정하는 4개의 그리드점들에서의 값에 의해 한정된다. 2차원 보간은 그 섹션내 모든 점들에서 적절한 보정 신호를 얻기 위하여 그리드점에서의 공지값에서 수행되어야 한다. 수평 방향으로의 보간은 보정치를 필터링하는 저역 통과 필터에 의해서 비교적 손쉽게 수행될 수 있다. 각 수평선이 주사되는 바와 같이 공지값이 순차적으로 발생하기 때문에 이러한 직선화 방법(straight-forward scheme)이 가능하다. 예를 들면, 점 A에서의 보정치에서 점 B에서의 수평 인접 보정치로 즉시 원활하게 진행하기 위해서 점 A 와 B사이의 그리드 공간과 동등한 시간 간격동안 값 V_A를 순차적으로 출력하여, 동일 시간 간격동안 값 V_AB를 출력하는 것이 필요하다. 필터 응답 시간이 그리드 공간과 실제적으로 동일하는 한 보정 신호는 값 V_A에서 값 V_AB로의 원활하게 전이할 것이다. 그 필터 응답 시간은 D/A 변환기의 출력에서의 필터와, 컨버전스 보정 장치를 구동하는 컨버전스 전력 증폭기의 응답 시간에 종속된다.

수직 방향의 보간은 보다 어려운데, 이는 각 수평선이 주사될 때 수직으로 인접한 그리드점들의 공지값이 순차적이 아니기 때문이다. 본 발명의 일양상에 따르면, 컨버전스 보정 신호가 생성되는 각 채널에 대해 두개의 곱셈(멀티플라이) D/A 변환기를 사용함으로써 아날로그 영역에서 수직 보간이 수행된다. 완전 디지탈 컨버전스 시스템과 비교하여 이는 비록 필요한 D/A 변환기의 수를 증가하지만, 소요 다중 D/A 변환기는 완전 디지탈 시스템이 필요로 하는 것보다 저감된 해상도를 필요로 한다. 필요한 해상도의 레벨이 낮아도 가능하므로 곱셈 D/A 변환기를 하나의 칩으로 완전하게 집적화 시킬 수가 있다.

일반적으로 고려되고 있는 종류의 아날로그 출력 처리기를 갖춘 디지탈 컨버전스 제어 시스템은, 비디오 디스플레이이의 1채널용 컨버전스 보정 그리드를 한정하는 디지탈 그리드 좌표값 세트를 기억하는 디지탈 메모리와, 그리드 좌표값 사이의 중간값과 그리드 좌표값에 응답하는 컨버전스 보정 제어 발생기와, 중간값을 결정하는 보간 회로를 구비한다.

본 발명의 일양상에 따른 중간값을 결정하는 보간 회로는, 상보 위상의 변조 파형을 발생하는 파형 발생기와, 그리드 좌표값에 대한 제1 및 제2곱셈 D/A변환기를 구비하며, 각각의 곱셈 D/A변환기는 변조 파형들중 상이한 파형을 곱셈 기준 입력으로서 수신한다.

본 발명의 또 다른 양상에 따르면, 제1 및 제2곱셈 D/A변환기는 아날로그 형태로 변환하고 변조 신호를 곱하기 위해 바로 그리드 좌표값을 수신한다.

본 발명의 또 다른 양상에 따르면, 변조 파형은 상보형 위상 및 진폭이며, 그 파형은 수직으로 인접한 그리드 좌표값 사이에 있는 수평 주사선의 수와 관련한 주기를 가진다.

다수의 처리 채널을 필요로 하는 텔레비젼 장치에 관한 본 발명의 또 다른 양상에 따르면, 각 채널의 디지탈 메모리는 동일한 어드레스 신호와 타이밍 신호를 수신하며 변환된 디지탈 값을 곱하기 위해 동일쌍의 변조 파형을 수신한다.

본 발명의 양상에 따른 프로젝션 텔레비젼 장치의 컨버전스 제어 시스템은 다수의 채널을 포함하며, 각 채널은 컨버전스 보정 그리드를 한정하는 그리드 좌표값 세트를 기억하는 디지탈 메모리와 그리드 좌표값 세트에 대한 한쌍의 곱셈 D/A변환기를 포함하고 있다. 순차 디지탈 어드레스를 발생하기 위한 회로가 각각의 채널에 접속되어 각 디지탈 메모리에서 채널의 개개의 곱셈 D/A변환기로 그리드 좌표값을 출력한다. 파형 발생기는 각 채널에서 각 쌍의 곱셈 D/A변환기를 변조하는 상보 위상의 아날로그 파형쌍을 발생한다. 변조 파형의 합은 일정하다. 변조된 아날로그 값의 연속이 각 채널에 대한 컨버전스 보정 신호를 한정한다.

도면에서, 제1도는 비디오 디스플레이용 컨버전스 보정 그리드를 한정하는 매트릭스를 도시하고 있다.

제2도는 수직 보간 방법을 그래프로 도시하고 있다.

제3도는 본 발명의 일양상에 따른 디지탈 컨버전스 제어 시스템에서 단일 채널 회로의 블럭도이다.

제4a도 및 제4b도는 제3도의 곱셈 D/A변환기의 변조 파형을 도시하고 있다.

제5a 도는 제4a도 및 제4b도의 변조 파형을 발생하는 회로의 블럭도이다.

제5b도는 제5a도에 도시한 회로에 대한 클럭 계수도이다.

제6도는 제1도에 도시한 매트릭스의 확대도이다.

제7a도 내지 7f도는 제3도에 도시한 디지탈 컨버전스 제어 시스템 동작용 타이밍 신호를 도시하고 있다.

제8도는 제3도의 곱셈 D/A변환기에서의 그리드 좌표값의 순차 출력을 도시하는 도면이다.

제9도는 다수의 컨버전스 보정 신호를 발생하는 다수의 채널을 갖춘 컨버전스 제어 시스템의 블럭도이다.

라스터의 주사 영역(20)의 제1도에 도시된다. 주사 영역(20)은 매트릭스를 형성하는 블럭(30), (32), (34), (36)등 또는 다수 섹션에 의해서 한정된다.

매트릭스 한정 영역 또는 부분(22)의 최상위 행은 수직 리트레이스에 필요한 시간을 나타내는데, 일반적으로 1H 레이트로 동작하는 것으로서 표시되는 통상적으로 주사된 NTSC 신호에 대해서 825㎲이다. 3개의 가장 왼쪽의 열을 한정하는 영역 또는 부분(24)은 동일 1H에 대해서 신호가 약 10㎲인 각 수평 리트레이스 동안에 필요한 시간을 나타낸다. 수직 및 수평 리트레이스 시간을 각각 나타내는 영역 또는 부분(22,24)은 비활성 주사 영역이다. 나머지 영역 또는 부분(26)이 활성 주사 영역이다. 활성 주사 영역 및 그리드의 크기는 예를 들어 프로젝션 텔레비젼 장치의 프로젝션 스크린의 경계 또는 직시형 텔레비젼(direct view television)의 음극선관의 영상 디스플레이 부분보다 다소 크다. 이것이 모든 가시 주사선에 대한 컨버전스 보정을 보장한다. 활성 주사 영역(26)은 12행 및 16열의 매트릭스로 한정되며, 이 매트릭스가 13개의 수평 그리드선과 17개의 수직 그리드선을 가진 컨버전스 보정 그리드를 한정한다. 각 인접 수직 그리드선간 수평 주사 시간은 약 3.35㎲ 이다. 20개의 주사선이 NTSC 1H 신호에 대해 인접 수평 그리드선 사이의 그리드의 각 행을 횡단하기 위하여 필요하다. 각 수평 그리드선 사이에는 19개의 중간 주사선들이 있다.

도면 부호(30), (32), (34), (36)은 4개의 블럭 또는 섹션을 한정한다. 블럭 또는 섹션(30)은 그리드 교차점 A, B, C 및 D에 의해서 경계지어지고, 블럭 또는 섹션(32)은 그리드 교차점 B, H, D 및 I에 의해서 경계지어지며, 블럭 또는 섹션(34)은 그리드 교차점 C, D, K 및 L에 의해서 경계지어지고, 블럭 또는 섹션(36)은 그리드 교차점 D, I, L 및 M에 의해서 경계지어진다. 블럭 또는 섹션(30) 및 (32)가 제6도에서 확대 도시되고 있다.

(X,Y) 좌표계의 표준 표기법에 의하면, 그리드점 A는 좌표(4,4)상에 놓이고, 그리드점 B는 좌표(5,4)상에 놓이며, 그리드점 H는 좌표(6,4)상에 놓이고, 그리드점 C는 좌표(4,5)상에 놓이며, 그리드점 D는 좌표(5,5)상에 놓이고, 그리드점 I는 좌표(6,5)상에 놓인다.

제2도와 관련하여, 모든 그리드점에서의 정확한 보정 신호 값이 그 점에서의 적, 녹 및 청색 라스터를 중첩하도록 정해진다. 이 정확한 값은 각 채널의 비휘발성 메모리내에 저장되며, 특정 텔레비젼 장치 또는 기기에 대한 컨버전스 정렬 정보를 나타낸다. 디지탈 저장이 설명의 편의상 해당 매트릭스로서 고려된다면, 그리드 보정값은 특정 그리드점의 좌표 함수가 될 것이다. 한편, 한 채널에서의 그리드점 A에 대한 컨버전스 보정값은 좌표(4,4)의 함수가 될 것이다. 즉 보정값 V_A=f(4,4)가 된다. 마찬가지로, 보정값 V_B=f(5,4), 보정값 V_C=f(4,5), V_D=f(5,5)가 된다.

인접 그리드점 사이에서 보정 신호의 완만한 전이를 제공하기 위하여, 제2도에 도시한 바와 같이 수직 및 수평 방향으로 보간이 실행되어야만 한다. V_A및 V_R, V_C및 V_D로 표시된 그리드점들의 값은 정렬간 결정된 소망의 정확한 값이다. 2차원 보간은 그 블럭 또는 섹션내의 모든 점에서 보정 신호를 구하기 위하여 이러한 알고 있는 값에서 행해져야 한다. 미지값 V_F및 V_E및 V_G는 예를 들어 그리드선상에 정확히 속하지 않는 수평 주사선 부분이다.

수평 방향의 보간은 보정값을 저역 통과 필터링 시켜서 실행되는데, 이는 각 수평 주사선이 진행할 때 공지의 컨버전스값이 순차적으로 발생하기 때문이다. 그리드 값 V_A에서 그리드 값 V_B로 완만히 진행시키기 위하여, 3.35㎲의 그리드 공간과 동일한 시간 간격동안 값 V_A를 순차적으로 출력하는 것이 필요하며, 동일 시간 간격동안에 값 V_B도 순차적으로 출력하는 것이 필요하다. 필터 응답 시간이 실제로 그리드 공간과 동일하면, 보정 신호는 값 V_A에서 값 V_B로 완만히 전이할 것이다. 그 응답 시간은 D/A변환기의 출력에서의 필터와 컨버전스 전력 증폭기의 응답에 의존한다.

수직으로 인접한 그리드 좌표값들은 동일한 수평 주사선 동안에 순차적으로 발생하지 않으므로 수직 방향의 보간은 보다 많은 처리를 필요로 한다. 대신에, 제1도 및 제6도에서 주사선 X상의 미지값 V_F및 V_G는 공기값인 V_A및 V_B, V_C및 V_D에서 결정되어야 한다. 값 V_F및 V_G가 우선 결정될 수 있으면, 이 값들은 수평 보간을 위해 저역 통과 필터링 될 수 있다. 수평 보간은 라인 세그먼트 FG상의 모든 다른 중간값과 보정값 V_E을 발생한다.

제6도와 관련하여 블럭 또는 섹션(30) 및 (32)에 필요한 보간에 대해서 살펴보기로 한다. 다른 라인 또는 보간을 고려치 않으면서, 제4수평 그리드선을 따라서 주사하기 위하여 저역 통과 필터에는 약 3.35㎲의 간격으로 순차적으로 그리드점 A, B 및 H에 대한 값이 공급되어야 한다. 그러나, 각 행의 블럭이 수평 주사선의 세트를 나타낼 때 중간 라인은 임의 시간에서 블럭행을 다루는 보간 방법이 필요하다. 제6도에 도시된 보간 방법은 20개의 수평 주사선이 스크린 또는 다른 디스플레이를 횡단하는데 필요하다는 사실에 의거하며, 20개의 수평 주사선은 모든 인접 수평 그리드선의 경우와 같이 제5수평 그리드선 바로 위에 있는 제4수평 그리드선을 포함하고 있다. 두 중간 주사선 X 및 Y는 또한 6' 및 14'로 각각 구별된다. 중간 주사선(6')은 제1도에 도시한 바와 같이 라인 세그먼트 FG를 포함한다. 중간 주사선(14')은 라인 세그먼트 NP를 포함한다. 수직 인접 그리드점 사이의 전이를 완만히 하기 위해, 보다 높은 가중값 인수가 특정의 공지 그리드값에 가장 근접한 중간값에 가해진다. 예를 들면, 점F는 점A아래의 6개의 임의의 유니트와 점C위에 있는 14개의 임의의 유니트이다. 임의의 유니트는 수평 주사선 사이에서 수직 분리에 해당하며, 이러한 수직 분리는 상이한 수직 포맷과 상이한 비디오 전송 시스템에 대해서 변화한다. 따라서, 값 V_F=14/20V_A+ 6/20 V_C이다. 마찬가지로, 중간점 N은 점 A 아래의 14개의 유니트와 점 C위에 있는 6개의 유니트이다, 중간값 V_N=6/20V_A+14/20 V_C이다. 중간점 G와 P에 대한 중간값 V_G와 V_P는 각각 동일 방법으로 계산된다. V_A=2, V_C=1 이면, V_T=1.7, V_N=1.3이다. 이 값들은 점A와 C사이에서 완만한 전이를 나타낸다.

수직 보간은 각 중간 수평 주사선과 수직 그리드선의 교차에 대한 중간 컨버전스 보정값을 순차로 발생하여 처리되는 것으로서 보여질 수 있다. 이러한 보정값이 적절한 타이밍으로 수평 저역 통과 필터링 회로에 적절한 순서로 제시되면, 정확한 컨버전스 제어 신호가 실시간으로 발생될 수 있다.

적절한 공지의 보정값을 순차로 공급하여 그 값을 보간하기 위한 회로가 제3도에서 블럭도 형태로 도시된다. 멀티 채널 시스템에서 단일 채널에 해당하는 부분은 참조 부호(40)로 표시된다. 모든 채널에서 공통인 전체 회로의 제1부분은 PLL(위상 동기 루프) 및 타이밍 발생기(42)와 어드레스 발생기(44)로 구성된다.

전체 회로 채널의 제2부분은 디지탈 컨버전스 보정값 기억 수단(46), L1, L2, L3 및 L4로 지정된 4개의 8-비트 래치 및 한쌍의 곱셈 D/A 변환기(56,58)로 구성되며, 연산 증폭기(60)에 의해서 제2부분의 출력이 합해진다.

V_우수및 V_기수로 표시된 제4a 및 4b도에 도시한 변조 파형은 제5a도에서 블럭도 형태로 도시한 회로에 의해서 발생되며, 라인(79,77)상에서 곱셈 D/A 변환기(56,58)에 각각 공급된다. 타이밍 시퀀스를 적절히 바꾸면, 이 회로는 오직 3개의 래치로 구성 가능하다.

제3도와 관련하여, PLL 및 타이밍 발생기(42)는 도시되지 않은 텔레비젼 장치의 편향 회로로부터 수평 및 수직 동기 펄스 또는 그와 관련된 타이밍 펄스를 수신한다. PLL 및 타이밍 발생기는 통상의 비월 주사 1H NTSC 표준인 경우 약 1.2㎒인 수평 주파수를 76회 진행하는 위상 또는 라인 동기 클럭 신호를 발생한다. 수직 및 수평 타이밍 신호와 클럭 신호는 곱셈 D/A 변환기용 래치와 어드레스 발생기를 동작시키는데 필요한 모든 타이밍 신호이다. 라인 동기 클럭 신호는 또한 정렬 시험 패턴을 발생하는데 사용될 수 있다.

어드레스 발생기(44)는 PLL 및 타이밍 발생기(42)로부터 알맞은 타이밍 펄스를 수신하며, 곱셈 D/A 변환기내로 적재될 다음 워드를 선택하는데 필요한 어드레스를 발생한다. 이러한 각 워드는 디지탈 형태로 표현되고 기억된 특정 그리드점에 대한 컨버전스 보정값에 해당한다.

각 채널에 대한 워드 또는 보정값은 디지탈 컨버전스 보정값 기억 수단(46)에 저장된다. 디지탈 컨버전스 보정값 기억 수단(46)은 비휘발성일 수 있다. 대안으로 디지탈 컨버전스 기억 수단(46)은 휘발성 메모리일 수 있으며, 이 휘발성 메모리는 전원 상승 동작간 장치의 다른 위치에서 비휘발성 기억 수단으로부터 적재된다.

디지탈 컨버전스 기억 수단(46)의 출력은 양 래치 L1, L2의 입력으로서 가용하다. 래치 L1의 출력은 래치 L3에서의 입력이며, 래치 L3의 출력은 곱셈 D/A 변환기(56)의 변환 입력에서의 한 입력이다. 래치 L2의 출력은 래치 L4에서의 한 입력이며, 래치 L4의 출력은 곱셈 D/A 변환기(58)의 전환 입력에서의 한 입력이다. 이 래치는 각 곱셈 D/A 변환기에 대한 현재 및 다음값을 저장하기 위하여 사용된다. 래치 L1 및 L2는 다음의 두개 값으로 순차 적재되며, 래치 L3 및 L4는 곱셈 D/A 변환기 출력을 갱신할 때 순차 적재된다.

제7a 및 제7f도에 도시한 타이밍도는 시간에 따른 제6도에 도시한 수직 그리드선의 수평 분리에 대응한다. 제8도는 제4수평 그리드선과 일치하는 수평 주사선간 래치 L1, L2, L3 및 L4의 내용을 도시하는 도면이다. 어드레스 발생기(44)에 응답하여 기억 수단(46)으로부터의 래치에 공급된 값들의 순서는 A C B D H I이다. 제7a도에서의 클럭 펄스(1)의 초기화시 래치 L1은 점 A에 대한 보정값을 담고 있고, 래치 L2는 점 C에 대한 보정값을 담고 있다. 래치 L3는 점A에 대한 보정값을 담고 있으며, 래치 L4는 점C에 대한 보정값을 담고 있다. 따라서, 곱셈 D/A 변환기(56)는 점A에 대한 디지탈 값을 아날로그 형태로 변환하는데, 이는 그 아날로그 값에 라인(79)상의 V_우수변조 파형의 진폭을 곱하는 것이다.

제6도에 도시한 블럭행의 경우, 이 크기는 1이 될 것이다. 동일하게, 점 C에 대한 보정값은 곱셈 D/A 변환기(58)에 의해서 아날로그 형태로 변환되며, 이어서 라인(77)상에서 V_기수변조 파형의 값이 곱해진다. 제6도의 행의 경우, 이 값은 0이다.

제7b도에 도시한 래치 L1 인에이블 펄스 L1 EN은 클럭 펄스 1의 끝에서 발생하며 점 B에 대한 보정값을 래치 L1에 적재한다. 제7c도에 도시한 래치 L2 인에이블 펄스 L2 EN는 클럭 펄스 3의 끝에서 발생하여 점 D에 대한 보정값을 래치 L2 에 적재한다. 클럭 펄스 4의 끝에서 발생하는 제7d도에 도시한 래치 L3, L4 인에이블 펄스 L3, L4 EN는 점 B에 대한 보정값을 래치 L3에, 점 D에 대한 보정값을 래치 L4에 적재한다. 동일 처리가 클럭 펄스 5 내지 8동안에 발생함으로써, 클럭 펄스 8의 끝에서 점 H에 대한 보정값은 래치 L3에, 점 I에 대한 보정값은 래치 L4에 기억된다. 점 A 및 C에 대한 보정값은 4클럭 주기동안 각각 래치 L3 및 L4에 남아 있으며, 4 클럭 주기는 제4 및 제5수직 그리드선 사이의 3.35㎲ 간격과 같다. 수평 주사선이 제4수평 그리드선을 따라 좌에서 우로 진행할 때, 점 A 및 C에 대한 보정값은 주사선이 제4 및 제5수직 그리드선 사이에 있는 동안 곱셈 D/A 변환기에 의해서 처리된다. 점 B와 D에 대한 보정값은 수평 주사선이 제5수직 그리드선에서 제6수직 그리드선으로 진행하는 동안 곱셈 D/A 변환기에 의해서 처리된다. 수평 주사기 제6수직 그리드선에서 제7수직 그리드선으로 진행하는 동안 곱셈 D/A 변환기에 의해서 점 H 및 I에 대한 보정값이 처리된다. 제7f도는 중간 주사선(6')에 대한 요크 전류 및 출력 전압을 도시한다. 전류 및 전압 파형이 모든 수평 주사선을 도시하고 있다. 출력 전압은 단계적으로 변화한다. 요크 전류는 저역 통과 필터링의 결과 공지값에서 공지값으로 완만히 진행한다.

대안으로, 두 래치 L2 및 L4는 생략 가능하다. 래치 L2가 생략되면, L3, L4 EN은 래치 L1에서 래치 L3로 이동하여 V_D를 래치 L4로 이동하는 클럭 펄스 3 다음에 발생한다. L2 EN 신호는 불필요하다. 제3도에 도시한 제4래치는 설명을 용이하게 하기 위하여 포함되었다.

제4a 도 및 제4b도에 도시한 변조 파형은 현재 주사선 상하의 수평 그리드선에 대한 임의의 현재 수평 주사선 위치의 측정치를 제공한다. 이 변조 파형은 서로 위상이 틀리며 한 변조 파형의 피크가 시간에 따라 다른 변조 파형의 제로에 해당하며, 그 역 또한 같다. 변조 파형의 합은 항상 일정하다. 게다가, 두개의 변조 파형의 제로 및 피크는 항상 수평 그리드선과 마주치는 수평 주사선과 일치한다. 이것은 예를 들면, 제4수평 그리선과 일치하는 수평 주사선의 경우, V_A에 대한 가중 인수는 1이며, 제5수평 그리드선상에서 VC에 대한 가중 인수는 제로인 것을 확실케 하는 상태 타이밍이다. 변조 파형은 전반적인 형태에 있어서 삼각형으로 도시되지만, 그 변조 파형은 확대하여 볼 때 사실상 계단 형태이다. 이는 수평 인접 그리드점에 인가된 상대 가중 인수가 블럭의 각 행에서 각 수평 주사선에 대해서도 동일하게 가해진다. 대안으로 변조 파형은 전반적인 톱니 파형을 가질 수가 있고, 톱니파 펄스의 하강 에지(하강 구강)는 각 수평 리트레이스 동안에 적절히 하강하거나 상승한다. 이러한 변조 파형은 보다 복잡한 어드레스 제어 및 타이밍 문제를 나타낸다. 유익하게도, 삼각 형태의 파형으로서 파형 V_기수은 기수 번호의 수평 주사선과 일치하는 각 주사선에 대한 피크 진폭을 가진다. 역으로, 삼각 형태의 파형으로서 파형 V_우수은 우수 번호의 수평 그리드선과 일치하는 각 주사선에 대한 피크 진폭을 가진다. 동일하게 파형 V_기수과 V_우수는 우수 및 기수 번호의 수평 그리드선과 일치하는 주사선에 대해 제로 진폭을 가진다. 따라서, 파형 V_우수로 변조된 우수 번호의 수평 그리드선상의 값은 항상 곱셈 D/A 변환기(56)에 제공된다. V_기수로 변조된 기수 번호의 수평 그리드선상의 값은 항상 곱셈 D/A 변환기(58)에 제공된다.

각 변조 파형은 그리드의 각 행에서 수평 주사선수와 관련된 주기를 가진다.

그 주기는 각 행의 라인수의 두배인 40개의 주사선과 같다. 다시, 제1도와 관련하여, 한 그리드점이 각 블럭(82,84,86,88 및 90)으로 지정된다. 블럭(82,84)을 포함하는 제8행에서의 주사 시,보간되는 첫번째 두개 값은 그리드점 R 및 T에 대응하는 점들이 된다. 파형 V_우수로 변조된 값 V_R은 곱셈 D/A 변환기(56)에 공급된다. 파형 V_기수로 변조된 값 V_T는 곱셈 D/A 변환기(58)에 공급된다. 제8 수평 그리드선과 일치하는 주사선의 경우, V_우수는 1의 가중값을 가지며, V_기수는 제로의 가중값을 가진다. 따라서, 그 보정값은 V_R이 된다. 실시예에서 제9수평 그리드선의 시작인 다음 수평 행의 시작에서 V_우수는 제로의 가중 인수 스텝 다운 되며, V_기수는 1의 가중 인수로 스텝업 된다. 따라서, 보정값은 V_T가 된다.

각 보정값은 곱셈 D/A 변환기들중 오직 하나에 공급된다. 40개의 주사서인 두 행의 주기를 갖는 변조 파형에 의해 개개의 수평 그리드선상의 값이 연속행의 상한 및 하한 경계로서 확실히 순차 처리된다. 디지탈 어드레싱의 발생 및 타이밍 문제는 주사선의 각 연속행이 주사될 때 주사선의 각 행에 대한 상한 및 하한 공지값이 동일한 곱셈 D/A 변환기에 인가된다면, 실제로 감소된다.

제4a도 및 4b도에 도시한 변조 파형 발생 회로가 제5a도에 도시된다.

업/다운 계수기(72)는 수평 및 수직 동기 펄스 또는 관련 타이밍 펄스를 수신한다.

계수기(72)는 연속해서 그의 클럭으로서 수평선 리트레이스 펄스를 사용하여 0에서 20까지 계수하고, 20에서 0으로 복귀한다. 이 회로에 대한 계수도가 제5b도에 도시된다. 계수 0이 GL1으로 표시된 수평 그리드선에 해당한다. 계수 19는 다음 그리드선 바로 전에 있다. 계수 20은 GL1+1인 다음 수평 그리드선에 해당한다. 다음 계수 0은 GL1+2인 다음 수평 그리드선에 해당한다. 주사선의 연속행에 대한 계수는 0에서 19, 20에서 1, 0에서 19, 20에서 1등등으로 진행한다. 수직 리틀레이스 펄스는 발생 파형을 수직 주사에 동기시키기 위해 계수기를 리세트한다. 디지탈 수는 D/A 변환기(74)에 의해 아날로그 형태로 변환된다.

증폭기(76)는 단자(77)의 출력으로서 파형 V_기수를 제공한다. 차동 증폭기(78)는 고정 기준(fixed reference)에서 D/A 변환기의 출력을 공제함으로써 단자(79)에서 상보 파형 V_우수를 발생한다. 이 고정 기준은 D/A 변환기의 최대 출력에 세트되어야 한다.

제9도에서 도면 부호(96)으로 표시된 프로젝션 텔레비젼 장치의 컨버전스 제어 시스템이 블럭도로 도시되어 있다. 6개의 처리 채널을 필요로 하는 6개의 컨버전스 제어 신호가 필요하다. 컨버전스 제어 신호는 청색 수평용 BH, 청색 수직용 BV, 적색 수평용 RH, 적색 수직용 RV, 녹새 수평용 GH, 녹색 수직용 GV으로 발생 되어야 한다. 컨버전스 신호/보간기 회로 채널(40)은 각각의 6개의 채널로 제공될 수 있다. 각 채널은 자체의 디지탈 컨버전스 보정값 기억 수단(46)(제3도)을 가지며. (46)은 각 채널에 대해 유일하게 프로그램된다. 각 채널 처리기는 각 수평 주사선에 대해서 실시간으로 컨버전스 보정 파형을 발생하여 병렬로 동작한다.

본 발명의 일양상에 따르면, 모든 6개의 처리 채널은 단일 변조 파형 신호 발생기(70), 단일 PLL 및 타이밍 발생기(42)와, 단일 어드레스 발생기(44)에 응답하여 동작한다. 라인(1)-(61) 내지 (6)-(61)상에서 각 채널의 출력 신호는 컨버전스 출력 증폭기 회로(98)로 입력된다. 컨버전스 출력 증폭기 회로(98)의 증폭기들은 청색 수평 BH, 청색 수직 BV, 적색 수평 RH, 적색 수직 RV, 녹색 수평 GH 및, 녹색 수직 GV용 컨버전스 코일을 구동한다. 제9도로부터 알 수 있는 바와 같이 본 발명에 따른 디지탈 컨버전스 제어 시스템이 최소의 하드웨어로 구현될 수 있다. 전체 회로는 단일 칩으로 집적될 수 있다. 완전한 디지탈 시스템은 보정 신호를 처리 및 발생하기 위하여 보다 많은 비트를 필요로 할 것이며, 단일 칩으로 집적화하기 용이한 것 보다 많은 용량을 가진 래치 및 D/A 변환기를 필요로 할 것이다. 그러므로 본 발명에 따른 회로는 만족할만 한 컨버전스 보정을 얻는데 필요한 정확도 레벨의 손상없이 완전 디지탈 시스템에 비해서 현저한 가격 절감을 제공한다.

Claims

복수의 수평선을 주사하는 비디오 디스플레이의 컨버전스 제어 시스템에 있어서, 상기 비디오 디스플레이의 컨버전스 보정 그리드를 한정(정의)하는 정확한 그리드 점들의 제한된 수에 대한 디지탈 컨버전스 보정 값들의 세트를 기억하기 위한 수단과, 수직 보간된 컨버전스 보정값을 얻기 위해, 상기 기억된 디지탈 컨버전스 보정 값들을 나타내는 아날로그 출력값들과, 상기 기억된 디지탈 컨버전스 보정값에서 상기 그리드의 수직으로 인접하는 그리드 점의 값들의 중간에 있는 컨버전스 보정값을 나타내는 아날로그 출력값를 계산하기 위한 수단과, 수평 보간된 값들을 얻기 위해 수직 보간된 컨버전스 보정값을 저역 필터링 하기 위한 저역 통과 필터 수단을 포함하며, 상기 저역 통과 필터의 응답 시간은 인접하는 수평 그리드 점들 사이에서 횡단하는 시간과 실제적으로 동일한 것을 특징으로 하는 비디오 디스플레이의 컨버전스 제어 시스템.