JPS61288589A - デイジタル補正信号発生装置 - Google Patents
デイジタル補正信号発生装置Info
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- JPS61288589A JPS61288589A JP12938985A JP12938985A JPS61288589A JP S61288589 A JPS61288589 A JP S61288589A JP 12938985 A JP12938985 A JP 12938985A JP 12938985 A JP12938985 A JP 12938985A JP S61288589 A JPS61288589 A JP S61288589A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばカラーテレビジョン受像機（モニタ
ー受像機或いは投射形カラーテレビジョン）のコンバー
ジェンス補正をディジタル的に行うディジタル補正信号
発生装置に関する。
ー受像機或いは投射形カラーテレビジョン）のコンバー
ジェンス補正をディジタル的に行うディジタル補正信号
発生装置に関する。
この発明は、例えばカラーテレビジョン受像機のコンバ
ージェンス補正をディジタル的に行うディジタル補正信
号発生装置において、第１及び第２のアドレス生成回路
に対して補正データの内挿及び外挿を行うためのアドレ
ス変換テーブルが格納されたアドレス変換用ＲＯＭを設
け、補正データが記憶されたメモリーのデータをこのア
ドレス変換用ＲＯＭにより変換されたアドレスにより読
出すことにより、ハードウェアを増大させずに、精度の
高い補正を行うことができるようにしたものである。
ージェンス補正をディジタル的に行うディジタル補正信
号発生装置において、第１及び第２のアドレス生成回路
に対して補正データの内挿及び外挿を行うためのアドレ
ス変換テーブルが格納されたアドレス変換用ＲＯＭを設
け、補正データが記憶されたメモリーのデータをこのア
ドレス変換用ＲＯＭにより変換されたアドレスにより読
出すことにより、ハードウェアを増大させずに、精度の
高い補正を行うことができるようにしたものである。
カラーテレビジョンのコンバージェンス補正は、従来、
水平偏向信号、垂直偏向信号から形成された補正信号を
用いて、アナログ処理により行われていた。しかしなが
ら、投射形カラーテレビジョンのような大形画面で、ス
クリーンと投射形カラーテレビジョンとの距離が変化し
たり、スクリーン表面に凹凸がある場合や、水平走査線
の数が従来の２倍とされた高精細度テレビジョン方式の
場合には、ミスコンバージェンスやミスレジストレーシ
ョン（３管式の投射形カラーテレビジョンの場合）の許
容範囲が狭く、従来より精度の良いコンバージェンス補
正装置が必要とされる。
水平偏向信号、垂直偏向信号から形成された補正信号を
用いて、アナログ処理により行われていた。しかしなが
ら、投射形カラーテレビジョンのような大形画面で、ス
クリーンと投射形カラーテレビジョンとの距離が変化し
たり、スクリーン表面に凹凸がある場合や、水平走査線
の数が従来の２倍とされた高精細度テレビジョン方式の
場合には、ミスコンバージェンスやミスレジストレーシ
ョン（３管式の投射形カラーテレビジョンの場合）の許
容範囲が狭く、従来より精度の良いコンバージェンス補
正装置が必要とされる。
このような要請に応えるため、画面上にドツトパターン
、クロスハツチパターン等のパターンを写し出し、その
各ドツト点または交叉点毎のコンバージェンス補正量を
ディジタルデータで求め、この補正データを用いてディ
ジタル的にコンバージェンス調整を行うディジタルコン
バージェンス装置が提案されている。
、クロスハツチパターン等のパターンを写し出し、その
各ドツト点または交叉点毎のコンバージェンス補正量を
ディジタルデータで求め、この補正データを用いてディ
ジタル的にコンバージェンス調整を行うディジタルコン
バージェンス装置が提案されている。
第１０図は従来のコンバージェンス補正装置の一例であ
る。第１Ｏ図において５１がメモリー。
る。第１Ｏ図において５１がメモリー。
５２がアドレス生成回路である。アドレス生成回路５２
は、位相比較回路５３．ＶＣＯ（電圧制御型発振器）５
４プリスケーラ５５からなるＰＬＬにより構成されてい
る。位相比較回路５３に端子５６から同期信号が供給さ
れ、位相比較回路５３の出力によりＶＣＯ５４の発振周
波数が制御される。ＶＣＯ５４の出力がプリスケーラ５
５を介して位相比較回路５３に供給されると共に、プリ
スケーラ５５のカウント出力がアドレス信号として出力
される。
は、位相比較回路５３．ＶＣＯ（電圧制御型発振器）５
４プリスケーラ５５からなるＰＬＬにより構成されてい
る。位相比較回路５３に端子５６から同期信号が供給さ
れ、位相比較回路５３の出力によりＶＣＯ５４の発振周
波数が制御される。ＶＣＯ５４の出力がプリスケーラ５
５を介して位相比較回路５３に供給されると共に、プリ
スケーラ５５のカウント出力がアドレス信号として出力
される。
メモリー５１には、補正データが予め書き込まれている
。調整点は全ラインにないため、調整点のないラインの
補正データは、縦方向に並ぶ２個の調整点の補正データ
から補間により求められる。
。調整点は全ラインにないため、調整点のないラインの
補正データは、縦方向に並ぶ２個の調整点の補正データ
から補間により求められる。
メモリー５１には、調整点の補正データと共に、これら
補間して求められた内挿データがそのアドレスに書き込
まれている。これに加えて、ブランキング区間中には、
次のラインの左端の補正データを出力するようにしない
と、リンキングが生じ易い。そこで、ブランキング区間
中に読み出すべき外挿データがメモリー１のアドレスに
書き込まれている。
補間して求められた内挿データがそのアドレスに書き込
まれている。これに加えて、ブランキング区間中には、
次のラインの左端の補正データを出力するようにしない
と、リンキングが生じ易い。そこで、ブランキング区間
中に読み出すべき外挿データがメモリー１のアドレスに
書き込まれている。
アドレス生成回路５２の出力がメモリー５１のアドレス
に供給され、メモリー５１からそのアドレスの補正デー
タが読出される。メモリー５１の出力がＤ／Ａコンバー
タ５７に供給され、アナログ信号に変換される。Ｄ／Ａ
コンバータ５７の出力がドライブアンプ５８を介して偏
向コイル５９に供給され、コンバージェンス補正がなさ
れる。
に供給され、メモリー５１からそのアドレスの補正デー
タが読出される。メモリー５１の出力がＤ／Ａコンバー
タ５７に供給され、アナログ信号に変換される。Ｄ／Ａ
コンバータ５７の出力がドライブアンプ５８を介して偏
向コイル５９に供給され、コンバージェンス補正がなさ
れる。
第１０図に示す従来のディジタルコンバージェンス補正
装置は、有効画面内の補正データの他に、リンギングの
発生を防止するため、有効画面内の補正データから作ら
れる有効画面外の外挿のデータを所定のアドレスに書き
込む必要がある。このため、外挿の補正データを所定の
アドレスに書き込むための特別なハードウェアが必要で
あった。
装置は、有効画面内の補正データの他に、リンギングの
発生を防止するため、有効画面内の補正データから作ら
れる有効画面外の外挿のデータを所定のアドレスに書き
込む必要がある。このため、外挿の補正データを所定の
アドレスに書き込むための特別なハードウェアが必要で
あった。
また、テレビジョンの方式には、高品位テレビジョンや
ＮＴＳＣ方式等がある。例えば３管弐投射形テレビジヨ
ンにおいては、これら方式の違う画面を切替えて写し出
す場合がある０例えば走査線が１０２５本の高品位テレ
ビジョンから走査線が１０５０本のノンインターレース
のＮＴＳＣＪ式に切替えられると、メモリー５１のアド
レス構成が変わってしまう、このため、内挿データの求
め方及び内挿データに対するアドレスが変わってしまい
、対応が難しかった。
ＮＴＳＣ方式等がある。例えば３管弐投射形テレビジヨ
ンにおいては、これら方式の違う画面を切替えて写し出
す場合がある０例えば走査線が１０２５本の高品位テレ
ビジョンから走査線が１０５０本のノンインターレース
のＮＴＳＣＪ式に切替えられると、メモリー５１のアド
レス構成が変わってしまう、このため、内挿データの求
め方及び内挿データに対するアドレスが変わってしまい
、対応が難しかった。
更に、メモリー５１をアクセスしてから画面上でコンバ
ージェンスが補正されるまでには遅延時間を要する。こ
の遅延時間には、ばらつきがある。
ージェンスが補正されるまでには遅延時間を要する。こ
の遅延時間には、ばらつきがある。
従来のディジタルコンバージェンス装置では、この遅延
時間を調整することができなかった。
時間を調整することができなかった。
したがってこの発明の目的は、？［なハードウェアを用
いることなく、外挿点のデータを出力できるディジタル
補正信号発生装置を提供することにある。
いることなく、外挿点のデータを出力できるディジタル
補正信号発生装置を提供することにある。
この発明の他の目的は、走査線の数が変わった場合でも
、ハードウェアを大きく変更することなく、内挿データ
を求めることができるディジタル補正信号発生装置を提
供することにある。
、ハードウェアを大きく変更することなく、内挿データ
を求めることができるディジタル補正信号発生装置を提
供することにある。
この発明の更に他の目的は、補正データの位相を可変で
きるディジタル補正信号発注装置を従供することにある
。
きるディジタル補正信号発注装置を従供することにある
。
この発明は、テレビジョン有効画面のマトリクス状に分
割された調整点の夫々における補正データを記憶するメ
モリーｌと、 メモリー１の横方向のアドレスを発生する第１のアドレ
ス生成回路４と、 メモリー１の縦方向のアドレスを発生する第２のアドレ
ス生成回路と７、 第１のアドレス生成回路４とメモリー１との間及び第２
のアドレス生成回路７とメモリー１との間の下方又は両
者に挿入され、補正データの内挿及び外挿を行うための
アドレス変換テーブルが格納されたアドレス変換用ＲＯ
Ｍ２．３と、を備えることを特徴とするディジタル補正
信号、発生装置である。
割された調整点の夫々における補正データを記憶するメ
モリーｌと、 メモリー１の横方向のアドレスを発生する第１のアドレ
ス生成回路４と、 メモリー１の縦方向のアドレスを発生する第２のアドレ
ス生成回路と７、 第１のアドレス生成回路４とメモリー１との間及び第２
のアドレス生成回路７とメモリー１との間の下方又は両
者に挿入され、補正データの内挿及び外挿を行うための
アドレス変換テーブルが格納されたアドレス変換用ＲＯ
Ｍ２．３と、を備えることを特徴とするディジタル補正
信号、発生装置である。
調整点の補正データは、メモリー１に書き込まれる。横
方向のアドレスは、ＰＬＬ４から発生され、ＰＬＬ４の
出力がＲＯＭ２で変換されてメモリーｌに与えられる。
方向のアドレスは、ＰＬＬ４から発生され、ＰＬＬ４の
出力がＲＯＭ２で変換されてメモリーｌに与えられる。
縦方向のアドレスは、カウンター７から発生され、カウ
ンター７の出力がＲＯＭ３で変換されてメモリー１に与
えられる。メモリー１からは、ＲＯＭ２及びＲＯＭ３の
出力に基づいて補正データが出力される。ＲＯＭ９から
は、内挿を行うために、調整点の補正データと内挿点の
補正データの差分が出力される。
ンター７の出力がＲＯＭ３で変換されてメモリー１に与
えられる。メモリー１からは、ＲＯＭ２及びＲＯＭ３の
出力に基づいて補正データが出力される。ＲＯＭ９から
は、内挿を行うために、調整点の補正データと内挿点の
補正データの差分が出力される。
以下、この発明をディジタルコンバージェンス補正装置
に適用した一実施例について、図面を参照して説明する
。
に適用した一実施例について、図面を参照して説明する
。
コンバージェンス調整を行う場合には、まず、画面に第
２図に示すようなりロスハツチパターンが写し出される
。この交叉点が調整点とされ、この調整点のコンバージ
ェンス補正量が求められる。
２図に示すようなりロスハツチパターンが写し出される
。この交叉点が調整点とされ、この調整点のコンバージ
ェンス補正量が求められる。
この補正データを用いてディジタル的にコンバージェン
ス調整が行われる。
ス調整が行われる。
調整点が全ラインにないため、調整点のないラインでは
、縦方向に並ぶ２個の調整点の補正データを用いて補正
データを補間し、この補間データを内挿する必要がある
。
、縦方向に並ぶ２個の調整点の補正データを用いて補正
データを補間し、この補間データを内挿する必要がある
。
また、ブランキング区間中には、リンギングの発生を防
上するために、外挿されたデータを用いる必要がある。
上するために、外挿されたデータを用いる必要がある。
第１図はこの発明の一実施例を示し、この一実施例では
、第２図に示すように例えば（６Ｘ ４）のクロスハツ
チパターンの交叉点が調整点とされている。外挿の補正
データとして、垂直方向に２個、水平方向に３個の補正
データを付加するものとすると、この場合、第３図に示
す（９Ｘ６）の二次元のアドレスが想定される。
、第２図に示すように例えば（６Ｘ ４）のクロスハツ
チパターンの交叉点が調整点とされている。外挿の補正
データとして、垂直方向に２個、水平方向に３個の補正
データを付加するものとすると、この場合、第３図に示
す（９Ｘ６）の二次元のアドレスが想定される。
第３図において、破線で囲んで示す領域内が有効画面で
、黒丸が調整点を示し、白丸が外挿点を示す。黒丸で示
す調整点の補正データ（ａ −ｘ ）は、第３図に横方
向のアドレスｍ１−ｍ９及び縦方向のアドレスｌｌ〜Ｉ
１６に対応してメモリー１に書き込まれる。
、黒丸が調整点を示し、白丸が外挿点を示す。黒丸で示
す調整点の補正データ（ａ −ｘ ）は、第３図に横方
向のアドレスｍ１−ｍ９及び縦方向のアドレスｌｌ〜Ｉ
１６に対応してメモリー１に書き込まれる。
メモリー１に対する読み出しのアドレス信号は、ＲＯＭ
２及びＲＯＭ３から与えられる。ＲＯＭ２から出力され
るアドレス信号Ａ２により、横方向のアドレスｍ１〜ｍ
９が指定され、ＲＯＭ３から出力されるアドレス信号Ａ
４により、縦方向のアドレス１１〜１６が指定される。
２及びＲＯＭ３から与えられる。ＲＯＭ２から出力され
るアドレス信号Ａ２により、横方向のアドレスｍ１〜ｍ
９が指定され、ＲＯＭ３から出力されるアドレス信号Ａ
４により、縦方向のアドレス１１〜１６が指定される。
ＲＯＭ２に対するアドレス信号ＡＩは、ＰＬＬ−４から
発生される。ＰＬＬ４には、端子５から水平同期信号が
供給される。ＰＬＬ４のプリスケーラが水平同期毎に例
えば１〜９までカウントされ、このカウント出力がアド
レス信号ＡＩとしてＲＯＭ２に供給される。ＲＯＭ２に
より、このＰＬＬ４の出力アドレス信号Ａ１が第４図に
示すようにアドレス信号Ａ２に変換され、このアドレス
信号Ａ２がメモリー１及び６に供給される。
発生される。ＰＬＬ４には、端子５から水平同期信号が
供給される。ＰＬＬ４のプリスケーラが水平同期毎に例
えば１〜９までカウントされ、このカウント出力がアド
レス信号ＡＩとしてＲＯＭ２に供給される。ＲＯＭ２に
より、このＰＬＬ４の出力アドレス信号Ａ１が第４図に
示すようにアドレス信号Ａ２に変換され、このアドレス
信号Ａ２がメモリー１及び６に供給される。
ＲＯＭ３に対するアドレス信号Ａ３は、カウンター７か
ら発生される。カウンター７には、端子５から水平同期
信号が供給され、この水平同期信号によりカウンター７
がアップカウントされる。
ら発生される。カウンター７には、端子５から水平同期
信号が供給され、この水平同期信号によりカウンター７
がアップカウントされる。
このカウント出力がアドレス信号Ａ３としてＲＯＭ３に
供給される。端子８には垂直同期信号が供給され、この
垂直同期信号によりカウンター７がクリアーされる。こ
れにより、例えば１〜２５までのアドレス信号Ａ３が垂
直同期毎にカウンター７から出力される。カウンター７
から出力されるアドレス信号Ａ３は、ＲＯＭ３で第５図
に示すようにアドレス信号Ａ４及びＡ５に変換される。
供給される。端子８には垂直同期信号が供給され、この
垂直同期信号によりカウンター７がクリアーされる。こ
れにより、例えば１〜２５までのアドレス信号Ａ３が垂
直同期毎にカウンター７から出力される。カウンター７
から出力されるアドレス信号Ａ３は、ＲＯＭ３で第５図
に示すようにアドレス信号Ａ４及びＡ５に変換される。
アドレス信号Ａ４がメモリー１及び６に供給され、アド
レス信号Ａ５がＲＯＭ９に供給される。
レス信号Ａ５がＲＯＭ９に供給される。
このアドレス信号Ａ４とＲＯＭ２から出力されるアドレ
ス信号Ａ２とによりメモリー１のアドレスが指定され、
指定されたアドレスのデータがメモリー１から読出され
る。メモリー１の出力が加算回路１０に供給される。
ス信号Ａ２とによりメモリー１のアドレスが指定され、
指定されたアドレスのデータがメモリー１から読出され
る。メモリー１の出力が加算回路１０に供給される。
メモリー６には、縦方向に並ぶ調整点の補正データ間の
差のデータが書き込まれている。アドレス信号Ａ２及び
Ａ４によりアドレスが指定されると、縦方向に並ぶ次の
調整点の補正データから指定された調整点の補正データ
を減じたデータが出力される。このメモリー６の出力が
アドレス信号へ６としてＲＯＭ９に供給される。
差のデータが書き込まれている。アドレス信号Ａ２及び
Ａ４によりアドレスが指定されると、縦方向に並ぶ次の
調整点の補正データから指定された調整点の補正データ
を減じたデータが出力される。このメモリー６の出力が
アドレス信号へ６としてＲＯＭ９に供給される。
ＲＯＭ９には、入力されるアドレス信号Ａ５及びＡ６に
対して、 〔Ａｃ１ ・ （（Ａ５）−１）／４ なる演算を行う変換テーブルが設けられている。
対して、 〔Ａｃ１ ・ （（Ａ５）−１）／４ なる演算を行う変換テーブルが設けられている。
ＲＯＭ９により、上式に基づく演算がなされる。
この演算比、力がＲＯＭ９から加算回路１０に供給され
る。
る。
加算回路１０には、メモリー１の出力が供給されている
。加算回路１０により、メモリー１の出力とＲＯＭ９の
出力とが加算され、この加算出力Ｄ／Ａコンバータ１１
に供給され、アナログ信号に変換される。Ｄ／Ａコンバ
ータ１１の出力がドライブアンプ１２を介して偏向コイ
ル１３に供給され、これによりコンバージェンスが補正
される。
。加算回路１０により、メモリー１の出力とＲＯＭ９の
出力とが加算され、この加算出力Ｄ／Ａコンバータ１１
に供給され、アナログ信号に変換される。Ｄ／Ａコンバ
ータ１１の出力がドライブアンプ１２を介して偏向コイ
ル１３に供給され、これによりコンバージェンスが補正
される。
メモリー１に対する読み出しアドレスとして、アドレス
信号Ａ２及びＡ４が用いられ４゜このアドレス信号Ａ２
及びＡ４は、ＰＬＬ４及びカウンタ７から出力されるア
ドレス信号Ａ１及びＡ３が第４図及び第５図に示すよう
に変換されたアドレスである。アドレス信号Ａ２は、水
平同期で繰り返す。アドレス信号Ａ４は、垂直同期で繰
り返す。
信号Ａ２及びＡ４が用いられ４゜このアドレス信号Ａ２
及びＡ４は、ＰＬＬ４及びカウンタ７から出力されるア
ドレス信号Ａ１及びＡ３が第４図及び第５図に示すよう
に変換されたアドレスである。アドレス信号Ａ２は、水
平同期で繰り返す。アドレス信号Ａ４は、垂直同期で繰
り返す。
したがって、メモリーｌからは、第６図に示すようにデ
ータが言売出される。
ータが言売出される。
つまり、アドレス信号Ａ２は、第４図に示すように進め
られるので、第６図において、（ｍｌ−ｍ３）の列では
、列ｍ３上の調整点の補正データと同一の補正データが
読出される。（ｍ３〜ｍ８）の列では、対応する列に書
かれた調整点の補正データが読み出され、（ｍ８〜ｍ９
）の列では、列ｍ８上の調整点と同一の補正データが読
出される。例えば、縦方向のアドレス１２では、第４図
に示すように、横方向のアドレスｍｌ、ｍ２でデータａ
が外挿点のデータとして読み出され、横方向のアドレス
ｍ９でデータｆが外挿点のデータとして読み出される。
られるので、第６図において、（ｍｌ−ｍ３）の列では
、列ｍ３上の調整点の補正データと同一の補正データが
読出される。（ｍ３〜ｍ８）の列では、対応する列に書
かれた調整点の補正データが読み出され、（ｍ８〜ｍ９
）の列では、列ｍ８上の調整点と同一の補正データが読
出される。例えば、縦方向のアドレス１２では、第４図
に示すように、横方向のアドレスｍｌ、ｍ２でデータａ
が外挿点のデータとして読み出され、横方向のアドレス
ｍ９でデータｆが外挿点のデータとして読み出される。
アドレス信号Ａ４は、第５図に示すように進められる。
このため、（ＡＩ−１２）の行では、行１２上の調整点
の補正データと同一の補正データが外挿データとして読
出される。！！２〜１５の行では対応する行に書かれた
調整点の補正データが読出される。（１５〜１６）の行
では、行１５上の調整点の補正データと同一の補正デー
タが外挿データとして読出される。
の補正データと同一の補正データが外挿データとして読
出される。！！２〜１５の行では対応する行に書かれた
調整点の補正データが読出される。（１５〜１６）の行
では、行１５上の調整点の補正データと同一の補正デー
タが外挿データとして読出される。
アドレス信号Ａ２及びＡ４が上述のように進められるの
で、列ｍｌ、ｍ２．ｍ９及び行Ｊｌ、＆６の外挿点に第
６図に示すように補正データが外挿されるものとなる。
で、列ｍｌ、ｍ２．ｍ９及び行Ｊｌ、＆６の外挿点に第
６図に示すように補正データが外挿されるものとなる。
補正データの位相調整は、ＲＯＭ ２のテーブルを変え
、ＲＯＭ２から出力されるアドレス信号Ａ２の歩進を変
えることにより行うことができる。
、ＲＯＭ２から出力されるアドレス信号Ａ２の歩進を変
えることにより行うことができる。
例えば、アドレス信号Ａ２を第７図に示すように歩進さ
せることにより、位相が進められる。
せることにより、位相が進められる。
メモリー１の出力は、ＲＯＭ９の出力と加算される。こ
れにより、縦方向のアドレス１１〜７！６の夫々の間に
例えば４ライン分の補正データの内挿がなされる。ＲＯ
Ｍ９に対しては、第５図に示すように歩進されるアドレ
ス信号Ａ５と、メモリー６から出力されるアドレス信号
Ａ６が供給されている。メモリー６には、メモリー１と
同一のアドレス信号Ａ２及びＡ４が供給される。メモリ
ー６からは、指定されたアドレスの調整点に対して、縦
方向に並ぶ次の調整点の補正データからそのアドレスの
調整点の補正データが減じられたデータが出力される。
れにより、縦方向のアドレス１１〜７！６の夫々の間に
例えば４ライン分の補正データの内挿がなされる。ＲＯ
Ｍ９に対しては、第５図に示すように歩進されるアドレ
ス信号Ａ５と、メモリー６から出力されるアドレス信号
Ａ６が供給されている。メモリー６には、メモリー１と
同一のアドレス信号Ａ２及びＡ４が供給される。メモリ
ー６からは、指定されたアドレスの調整点に対して、縦
方向に並ぶ次の調整点の補正データからそのアドレスの
調整点の補正データが減じられたデータが出力される。
このメモリー６の出力がアドレス信号Ａ６により、アド
レス信号Ａ５及びＡ６に対して、 〔Ａ６〕 ・ （（Ａ５）−１）／４ なる演算がなされる。このＲＯＭ９の出力とメモリー１
の出力とが加算され、内挿データが求められる。
レス信号Ａ５及びＡ６に対して、 〔Ａ６〕 ・ （（Ａ５）−１）／４ なる演算がなされる。このＲＯＭ９の出力とメモリー１
の出力とが加算され、内挿データが求められる。
つまり、第８図に示すように、縦方向に並ぶ２個の調整
点Ｘｏ、Ｘ＋のデータがＱ、、Ｑｌで、調整点Ｘ ＠
” Ｘ ＋の間の）Ｃ１、Ｘ２ ＋ Ｘ３に内挿され
るデータをＱｌ 、Ｑｚ＋ （１＋ とすると、内挿
データｑ＋ ＋ Ｑｚ ＊ Ｑ：＋は、Ｑ ＋
＝ Ｑｏ ” （Ｑｌ −Ｑｏ ） ／ ４ｑ、
＝Ｑａ ＋２ （Ｑｌ −Ｑｏ ） ／４Ｑ ｓ
＝ Ｑｏ ＋３ （Ｑｌ Ｑｏ ） ／ ４として
求められる。したがって、補正データＱ０とＱｌの間（
Ｎ−１）ラインを内挿する場合、調整点ｘ０からｎ番目
のラインの内挿データは、ｎ（Ｑ、−Ｑｏ ）／Ｎと補
正データＱ０とを加算することにより求められる。
点Ｘｏ、Ｘ＋のデータがＱ、、Ｑｌで、調整点Ｘ ＠
” Ｘ ＋の間の）Ｃ１、Ｘ２ ＋ Ｘ３に内挿され
るデータをＱｌ 、Ｑｚ＋ （１＋ とすると、内挿
データｑ＋ ＋ Ｑｚ ＊ Ｑ：＋は、Ｑ ＋
＝ Ｑｏ ” （Ｑｌ −Ｑｏ ） ／ ４ｑ、
＝Ｑａ ＋２ （Ｑｌ −Ｑｏ ） ／４Ｑ ｓ
＝ Ｑｏ ＋３ （Ｑｌ Ｑｏ ） ／ ４として
求められる。したがって、補正データＱ０とＱｌの間（
Ｎ−１）ラインを内挿する場合、調整点ｘ０からｎ番目
のラインの内挿データは、ｎ（Ｑ、−Ｑｏ ）／Ｎと補
正データＱ０とを加算することにより求められる。
メモリー６からは、（Ｑ １−Ｃ６）のデータが出力さ
れる。ＲＯＭ９には、（Ｑ、−ＱＯ）にＮ／４を乗算す
るテーブルが設けられている。ｎは、アドレス信号Ａ５
により進められ、 ｎ−（Ａ５） １ である。アドレス信号Ａ５は、第５図に示すように、有
効画面内（Ｉ！、２〜１３）、 （Ｉ１３〜１４）。
れる。ＲＯＭ９には、（Ｑ、−ＱＯ）にＮ／４を乗算す
るテーブルが設けられている。ｎは、アドレス信号Ａ５
により進められ、 ｎ−（Ａ５） １ である。アドレス信号Ａ５は、第５図に示すように、有
効画面内（Ｉ！、２〜１３）、 （Ｉ１３〜１４）。
（Ｉ１４〜β５）では、調整点の設けられたラインＪ２
． Ｉ！３．１４．１５から１水平区間毎に（１゜２
．３，３．４）の順に歩進される。したがって、調整点
のもうけられたライン上では、アドレス信号Ａ５カ月で
あるから、ｎ＝０となり、ＲＯＭ ９からの出力はＯと
なる０次のラインでは、アドレス信号Ａ５が２で、ｎ＝
１となり、ＲＯＭ９から（（Ｃ６Ｑ、） ／ ４ ）が
出力される。以下、アドレス信号が（３，３，４）と進
められ、（２（Ｑ、−Ｑ、）／４）、 （２（Ｑｏ
−Ｑｌ ）／４）、 （３（Ｑｏ Ｑｌ ）／４）
が順に出力される。ＲＯＭ９の出力とメモリー１の出力
が加算回路１０で加算されることにより、加算回路１０
からは、Ｑｌ１ 、 （ＱＯ＋ （Ｑ、−Ｑ、）／４
）。
． Ｉ！３．１４．１５から１水平区間毎に（１゜２
．３，３．４）の順に歩進される。したがって、調整点
のもうけられたライン上では、アドレス信号Ａ５カ月で
あるから、ｎ＝０となり、ＲＯＭ ９からの出力はＯと
なる０次のラインでは、アドレス信号Ａ５が２で、ｎ＝
１となり、ＲＯＭ９から（（Ｃ６Ｑ、） ／ ４ ）が
出力される。以下、アドレス信号が（３，３，４）と進
められ、（２（Ｑ、−Ｑ、）／４）、 （２（Ｑｏ
−Ｑｌ ）／４）、 （３（Ｑｏ Ｑｌ ）／４）
が順に出力される。ＲＯＭ９の出力とメモリー１の出力
が加算回路１０で加算されることにより、加算回路１０
からは、Ｑｌ１ 、 （ＱＯ＋ （Ｑ、−Ｑ、）／４
）。
（Ｑｏ ＋２ （Ｑｏ Ｑｌ ） ／ ４） 、
（Ｃ６＋ ２（Ｑｏ −Ｑｌ ）／４）、 （Ｑａ
＋３ （Ｑａ 二Ｑ１）／４）が順に出力されるものと
なる。このようにして、調整点の設けられたライン間の
４ラインに補正データが内挿される。
（Ｃ６＋ ２（Ｑｏ −Ｑｌ ）／４）、 （Ｑａ
＋３ （Ｑａ 二Ｑ１）／４）が順に出力されるものと
なる。このようにして、調整点の設けられたライン間の
４ラインに補正データが内挿される。
調整点の設けられたライン間に４ライン分の補正データ
を内挿する場合、縦方向に並ぶ調整点のデータＱ、、Ｑ
、から加重平均により正確にその内挿データを求めると
、Ｑｏに、ｎ （Ｑａ −Ｑｌ）１５を加算した値が内
挿データとなる。ところが、この一実施例では、調整点
の設けられたライン間３ライン分の補正データを内挿す
る場合の加重平均から求められるｎ （（Ｌ−Ｑ、）／
４とＱｏを加算した値を用いてライン間４ライン分の補
正データを内挿するようしている。このように、ｎ （
Ｑｏ −Ｑｌ ） ／４とＱｏを加算した値を用いて補
正データを内挿するようにするために、アドレス信号Ａ
５を（１，２，３，３，４）の順に歩進させ、ｎ＝２の
時の値を連続して読み出させるようにしている。このよ
うにアドレス信号Ａ５の歩道が制御されているので、ｎ
（Ｑ、−Ｑ、）／４とＱ。を加算した値を用いた補正
データで、何ら問題なく調整点の間４ラインの内挿を行
うことができる。
を内挿する場合、縦方向に並ぶ調整点のデータＱ、、Ｑ
、から加重平均により正確にその内挿データを求めると
、Ｑｏに、ｎ （Ｑａ −Ｑｌ）１５を加算した値が内
挿データとなる。ところが、この一実施例では、調整点
の設けられたライン間３ライン分の補正データを内挿す
る場合の加重平均から求められるｎ （（Ｌ−Ｑ、）／
４とＱｏを加算した値を用いてライン間４ライン分の補
正データを内挿するようしている。このように、ｎ （
Ｑｏ −Ｑｌ ） ／４とＱｏを加算した値を用いて補
正データを内挿するようにするために、アドレス信号Ａ
５を（１，２，３，３，４）の順に歩進させ、ｎ＝２の
時の値を連続して読み出させるようにしている。このよ
うにアドレス信号Ａ５の歩道が制御されているので、ｎ
（Ｑ、−Ｑ、）／４とＱ。を加算した値を用いた補正
データで、何ら問題なく調整点の間４ラインの内挿を行
うことができる。
更に、第９図に示すように、アドレス信号Ａ５を有効画
面内で（１，１，２，３，３，４）の順に歩進するよう
に制御すれば、調整点の間５ライン分の内挿を行うこと
ができる。これにより、写し出す画面のライン数が変わ
った場合の対応ができる。
面内で（１，１，２，３，３，４）の順に歩進するよう
に制御すれば、調整点の間５ライン分の内挿を行うこと
ができる。これにより、写し出す画面のライン数が変わ
った場合の対応ができる。
〔発明の効果］
この発明に依れば、アドレス変換用のＲＯＭ２が設けら
れているので、外挿点の補正データを特別なハードウェ
アを用いずに得ることができる。
れているので、外挿点の補正データを特別なハードウェ
アを用いずに得ることができる。
また、このアドレス変換用のＲＯＭ２の歩進を変えるこ
とにより、補正データの位相を変えることができる。更
に、この発明では、調整点の補正データに内挿点の補正
データと調整点の補正データとの差分を加えることによ
り、内挿点の補正データが求められる。この内挿点の補
正データと調整点の補正データとの差分を求めるＲＯＭ
９に対するアドレスを、ＲＯＭ３の歩進を変えることに
より制御すれば、内挿するライン数が変わっても、内挿
を行える。したがって、この発明に依れば、方式の違う
例えば走査線の数が１０２５本の方式のものや走査線の
数が１０５０本の方式のものに対して、ハードウェアを
大幅に変更せず、ＲＯＭ３のテーブルを変えるだけでそ
の対応ができる。
とにより、補正データの位相を変えることができる。更
に、この発明では、調整点の補正データに内挿点の補正
データと調整点の補正データとの差分を加えることによ
り、内挿点の補正データが求められる。この内挿点の補
正データと調整点の補正データとの差分を求めるＲＯＭ
９に対するアドレスを、ＲＯＭ３の歩進を変えることに
より制御すれば、内挿するライン数が変わっても、内挿
を行える。したがって、この発明に依れば、方式の違う
例えば走査線の数が１０２５本の方式のものや走査線の
数が１０５０本の方式のものに対して、ハードウェアを
大幅に変更せず、ＲＯＭ３のテーブルを変えるだけでそ
の対応ができる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における調整パターンの一例の路線図
、第３図はこの発明の一実施例の説明に用いる路線図、
第４図及び第５図はこの発明の一実施例におけるアドレ
ス変換テーブルの一例の路線図、第６図はこの発明の一
実施例における読み出しデータの説明に用いる路線図、
第７図はこの発明の一実施例におけるアドレス変換テー
ブルの他の例の路線図、第８図は内挿データの説明に用
いる路線図、第９図はこの発明の一実施例におけるアド
レス変換テーブルの他の例の路線図。 第１０図は従来のコンバージェンス補正装置の一例のブ
ロック図である。 図面における主要な符号の説明 １．６：メモリー、２，３，９ ：ＲＯＭ、５ ：水平
同期信号の入力端子、７：カウンター、８：垂直同期信
号の入力端子、１０：加算回路。 代理人 弁理士 杉 浦 正 知 ］ 第１図 Δ１ ｔｍｑ ごｌヒ、ｋ 外１・９レニス 第３図 ３ｆｔ虫、しヂ＝り 第６図 支稜テープ°ル 第４図 変捜千−丁゛ル 第５図 ４に利を髪１ｘ＋ζｉめり、刊１テーブル第１図 第１Ｇ図
の発明の一実施例における調整パターンの一例の路線図
、第３図はこの発明の一実施例の説明に用いる路線図、
第４図及び第５図はこの発明の一実施例におけるアドレ
ス変換テーブルの一例の路線図、第６図はこの発明の一
実施例における読み出しデータの説明に用いる路線図、
第７図はこの発明の一実施例におけるアドレス変換テー
ブルの他の例の路線図、第８図は内挿データの説明に用
いる路線図、第９図はこの発明の一実施例におけるアド
レス変換テーブルの他の例の路線図。 第１０図は従来のコンバージェンス補正装置の一例のブ
ロック図である。 図面における主要な符号の説明 １．６：メモリー、２，３，９ ：ＲＯＭ、５ ：水平
同期信号の入力端子、７：カウンター、８：垂直同期信
号の入力端子、１０：加算回路。 代理人 弁理士 杉 浦 正 知 ］ 第１図 Δ１ ｔｍｑ ごｌヒ、ｋ 外１・９レニス 第３図 ３ｆｔ虫、しヂ＝り 第６図 支稜テープ°ル 第４図 変捜千−丁゛ル 第５図 ４に利を髪１ｘ＋ζｉめり、刊１テーブル第１図 第１Ｇ図
Claims (1)
- 【特許請求の範囲】 テレビジョン有効画面のマトリクス状に分割された調整
点の夫々における補正データを記憶するメモリーと、 上記メモリーの横方向のアドレスを発生する第１のアド
レス生成回路と、 上記メモリーの縦方向のアドレスを発生する第２のアド
レス生成回路と、 上記第１のアドレス生成回路と上記メモリーの間及び上
記第２のアドレス生成回路と上記メモリーの間の下方又
は両者に挿入され、上記補正データの内挿及び外挿を行
うためのアドレス変換テーブルが格納されたアドレス変
換ＲＯＭと、 を備えることを特徴とするディジタル補正信号発生装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129389A JPH0834592B2 (ja) | 1985-06-14 | 1985-06-14 | デイジタル補正信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129389A JPH0834592B2 (ja) | 1985-06-14 | 1985-06-14 | デイジタル補正信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288589A true JPS61288589A (ja) | 1986-12-18 |
| JPH0834592B2 JPH0834592B2 (ja) | 1996-03-29 |
Family
ID=15008367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129389A Expired - Fee Related JPH0834592B2 (ja) | 1985-06-14 | 1985-06-14 | デイジタル補正信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834592B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07184223A (ja) * | 1993-05-07 | 1995-07-21 | Mitsubishi Electric Corp | ディジタルコンバージェンス装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144681A (en) * | 1980-04-11 | 1981-11-11 | Seikosha Co Ltd | Picture recorder |
| JPS58154989A (ja) * | 1982-03-10 | 1983-09-14 | Matsushita Electric Ind Co Ltd | デイジタルコンバ−ゼンス装置 |
| JPS59111474A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | ダイナミツクコンバ−ゼンス装置 |
| JPS6033791A (ja) * | 1983-08-04 | 1985-02-21 | Toshiba Corp | ディジタルコンバ−ジェンス補正装置 |
| JPS60182893A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | デジタル・コンバ−ジエンス回路 |
-
1985
- 1985-06-14 JP JP60129389A patent/JPH0834592B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144681A (en) * | 1980-04-11 | 1981-11-11 | Seikosha Co Ltd | Picture recorder |
| JPS58154989A (ja) * | 1982-03-10 | 1983-09-14 | Matsushita Electric Ind Co Ltd | デイジタルコンバ−ゼンス装置 |
| JPS59111474A (ja) * | 1982-12-17 | 1984-06-27 | Hitachi Ltd | ダイナミツクコンバ−ゼンス装置 |
| JPS6033791A (ja) * | 1983-08-04 | 1985-02-21 | Toshiba Corp | ディジタルコンバ−ジェンス補正装置 |
| JPS60182893A (ja) * | 1984-02-29 | 1985-09-18 | Fujitsu Ltd | デジタル・コンバ−ジエンス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07184223A (ja) * | 1993-05-07 | 1995-07-21 | Mitsubishi Electric Corp | ディジタルコンバージェンス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834592B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |