KR100377714B1 - 두 반도체 재료 영역 사이에 적어도 하나의 계면을형성하는 프로세스 및 그를 이용해 제조된 반도체 장치 - Google Patents

두 반도체 재료 영역 사이에 적어도 하나의 계면을형성하는 프로세스 및 그를 이용해 제조된 반도체 장치 Download PDF

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Abstract

본 발명은 두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스를 제공한다. 질소를 함유하는 적어도 하나의 유전성 재료 영역을 두 반도체 재료 영역 사이 경계의 적어도 일부의 근방에 형성함으로써 계면의 전기적 저항을 제어한다.

Description

두 반도체 재료 영역 사이에 적어도 하나의 계면을 형성하는 프로세스 및 그를 이용해 제조된 반도체 장치{DISCONTINUOUS DIELECTRIC INTERFACE FOR BIPOLAR TRANSISTORS}
본 발명은 반도체 장치 구조물의 두 영역 사이에 형성되어야 할 경계층(boundary layer)에 관한 것이다. 특히, 본 발명은 두 반도체 재료 영역 사이에 적어도 하나의 유전성 재료 영역을 포함하는 반도체 장치 구조물에 관한 것이다. 본 발명은 또한 이러한 구조물을 형성하는 프로세스에 관한 것이다.
도 1에는 NPN 바이폴라 트랜지스터의 예가 도시되어 있다. 도 1에 도시된 트랜지스터는 컨택트(1)를 포함한다. 컨택트(1)는 다결정 실리콘과 같은 반도체 재료로 이루어질 수 있다.
컨택트(1)는 트랜지스터의 에미터(5)가 형성된 위치에서 기판(3) 영역 위에 형성된다. 유전성 재료층(7)은 에미터(5)와 컨택트(1) 사이의 기판상에 배열될 수 있다. 흔히, 유전성 재료층(7)은 산화물이다.
에미터(5) 아래에는 트랜지스터의 베이스 영역(9)이 놓인다. 영역(9) 아래에는 컬렉터(11)가 놓인다. 도 1에는 또한 NPN 바이폴라 트랜지스터내의 도핑 및 전류 흐름이 도시되어 있다.
통상의 바이어스 상태에서, 또는 순방향 활성 모드에서, 에미터-베이스(E-B) 접합(도 1의 참조부호(5)와 (9))은 순방향 바이어스되며, 컬렉터-베이스 접합(도 1의 참조부호(11)와 (9))는 역방향 바이어스된다. 전자는 에미터로부터 베이스내로 배출된다. 따라서, 전자는 베이스 영역을 가로질러 확산되어 역바이어스된 C-B 접합을 가로질러 컬렉터내로 흐른다. 컬렉터 전류(IC)는 에미터로부터의 전자의 흐름과 연관된다. 다른 한편, 베이스 전류(IB)는 베이스 영역으로부터 배출되는 홀(hole)의 함수이다. 홀은 단결정 에미터내에서 재결합하거나 통상 고농도로 도핑된 다결정 실리콘인 다결정 에미터 영역(1)내로 흐를 수 있다.
전류 이득, 즉, 베타(β)는 컬렉터 전류와 베이스 전류간의 관계로 기술될 수 있다. 베타는 (컬렉터 전류)/(베이스 전류)로서 정의된다. 즉, 베타는 IC/IB이다. 일반적으로, 바람직한 베타값은 100이다.
영역(7)의 유전성 재료에 의해 생성되는 저항은 도 2에 도시된 바와 같이 베이스 전류에 영향을 줄 수 있다. 이와 관련하여, 컨택트(1)와 에미터(5) 사이의 영역에 의해 생성되는 저항이 증가하면, 베이스 전류는 감소하고, 따라서, 베타는 증가한다. 대조적으로, 영역(7)의 저항이 낮으면, 얻어지는 베이스 전류는 크고, 따라서, 베타는 낮다.
바이폴라 트랜지스터의 영역(7)의 유전체 두께를 제어하는 것은 통상 전류 이득 베타를 제어하는데 중요하다.
통상, 과거에는 에미터(Si)상에 다결정 재료(폴리실리콘)을 침착시키기 위해 두 개의 프로세스를 사용하였다. 제 1 프로세스에 따르면, 수평 CVD 폴리실리콘 침착 튜브가 널리 사용되었다. 폴리실리콘은 단결정 실리콘이 사전세척된 후 단결정 실리콘 에미터상에 침착된다. 이 경우에, 도 1 및 도 2에 도시된 트랜지스터의 영역(7)에서 발생하는 유일한 산화는, 웨이퍼가 수평 CVD 튜브로 들어갈 때 발생하기 때문에 유전성 영역(7)이 얇게 형성될 수 있다. 이 경우, 웨이퍼가 로딩될 때시스템내에 트랩된 잔류 산소가 대략 625℃의 삽입 온도에서 에미터의 실리콘과 반응할 수 있다. 이러한 실시에서 에미터 실리콘의 산화는 거의 발생하지 않음이 밝혀졌다. 결과적으로, 폴리실리콘은 본질적으로 고유의 산화물과 함께 실리콘 표면상에 침착된다.
이 경우의 영역(7)은 매우 낮은 저항을 가지며, 따라서, 베타는 대략 50 내지 60으로 낮다. 계면 산화는 본질적으로 제어되지 않으므로, 베타는 수평의 폴리실리콘 침착 프로세스를 이용하는 로트(lot)에 따라 크게 가변적인 것으로 밝혀졌다.
이용되는 알려진 프로세스의 제 2 유형에서 에미터 위의 폴리실리콘층은 수직의 화학적 기상 증착법(chemical vapor deposition:CVD)에 의한 폴리실리콘 침착을 이용해 침착될 수 있는데, 이 경우에 에미터의 실리콘 영역은 통상 초기의 습성 사전세척 후에 인시추(in situ) 산화될 수 있다. 이 경우, 일단의 웨이퍼(a batch of wafers)가 노(furnace), 즉, 비어있는 챔버(chamber)내로 로딩될 수 있으며, 그 후, 불활성 가스와 산소의 혼합물이 대략 600℃의 온도에서 챔버내로 유출될 수 있다. 이 때 베타는 100으로 얻어질 수 있다.
그러나, 다른 바이폴라 트랜지스터 기술은 통상 상이한 레벨의 계면 산화물을 요구하며, 따라서, 분리해서 실행할 필요가 있다. 또한, 일단의 웨이퍼에 걸쳐서 산화 레벨에 변동이 발생할 수 있다. 또한, 단일의 웨이퍼를 처리하는 것에 대비해 일단의 웨이퍼를 처리하는 것과 관련된 전형적인 비용 문제가 발생된다.
도 1은 NPN 바이폴라 트랜지스터의 횡단면도,
도 2는 도 1에 도시된 트랜지스터 실시예의 결합된 개략적인 횡단면도,
도 3의 (a)는 본 발명에 따른 반도체 장치 구조물의 실시예의 일부를 도시한 횡단면도, (b)는 (a)에 예시된 바와 같은 본 발명에 따른 반도체 장치의 실시예의 일부를 확대해 도시한 횡단면도.
도면의 주요부분에 대한 부호의 설명
1 : 단결정 실리콘 영역 3 : 다결정 실리콘 영역
5 : 계면 영역 7 : 경계 영역
9 : 유전성 재료 영역
본 발명은 두 개의 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스를 제공함으로써 상기한 문제는 물론 그밖의 문제점들을 해결한다. 본 프로세스는 두 개의 반도체 재료 영역 사이의 경계중 적어도 일부의 근방에, 질소를 포함하는 적어도 하나의 유전성 재료 영역을 형성하는 것을 포함함으로써 계면의 전기 저항을 제어한다.
또한, 본 발명은 이상의 프로세스에 따라 준비된 반도체 장치를 제공한다.
또한, 본 발명은 제 1 반도체 재료 영역과 제 2 반도체 재료 영역을 포함하는 반도체 장치를 포함한다. 질소로 이루어지는 적어도 하나의 유전성 재료 영역을 포함하는 계면 영역은 제 1 반도체 재료 영역과 제 2 반도체 재료 영역 사이의 경계중 적어도 일부의 근방에 배치됨으로써 계면의 전기 저항을 제어한다.
본 발명의 또 다른 목적 및 장점은 이하의 상세한 설명으로부터 당분야에 통상의 지식을 가진 자라면 쉽게 이해될 것이며, 이러한 상세한 설명에는 단지 본 발명을 실행하는 최선 실시예의 예시로서 본 발명의 바람직한 실시예만이 도시되고 설명한다. 알게 되는 바와 같이, 본 발명은 다른 상이한 실시예를 가질 수 있으며, 그의 다수의 세부사항은 본 발명의 범주로부터 벗어나지 않고 다양한 분명한 측면에서 변형될 수 있다. 따라서, 도면 및 설명은 본질적으로 예시일 뿐이며, 제한적인 것으로 간주되어서는 안된다.
베이스 전류를 제어해서 다결정 실리콘 에미터 기반의 바이폴라 트랜지스터의 베타 값을 제어하려면, 통상 다결정 실리콘 에미터와 단결정 실리콘 기판간 계면의 저항이 엄격히 제어되어야 한다. 본 발명은 다결정 실리콘 에미터와 단결정 기판간의 적어도 하나의 유전성 재료층을 통해 베이스 전류, 베타 및 저항을 제어한다. 본 발명에 따른 유전성 재료는 통상 질소를 포함한다. 이후 상세히 설명되는 바와 같이, 질소는 다양한 형태를 가질 수 있다.
사실, 본 발명은 단결정 및 다결정 실리콘간의 경계에만 사용되는 것으로 제한되지 않는다. 사실, 본 발명은 두 개의 반도체 재료 영역간의 어떤 계면에도 이용될 수 있다. 두 개의 반도체 재료 영역은 단결정 실리콘, 다결정 실리콘 및/또는 비결정 실리콘을 포함할 수 있다.
본 발명의 애플리케이션의 예는 BiCMOS 장치(바이폴라 트랜지스터 및 FET 장치가 동일 칩상에 형성된 장치)를 포함한다. 또한, 본 발명은 이종접합 및 동종접합 바이폴라 트랜지스터, DRAM 셀 및, 비결정 실리콘 또는 다결정 실리콘 또는 SiGe 또는 단결정 실리콘이나 SiGe상에 침착된 다른 재료를 포함하는 어떤 반도체 장치 구조물과도 이용될 수 있다.
앞서 언급된 바와 같이, 두 개의 반도체 재료 영역간의 유전성 재료는 통상 질소를 포함한다. 질소는 어떤 형태일 수도 있다. 예컨대, 질소는 N2O, NH3및/또는 NO를 함유하는 가스 환경으로부터 N+ 주입된 형태이거나 N형 침착된 형태일 수 있는데, SiXNY(실리콘 질화물) 및/또는 SiXOYNZ(실리콘 산소 질화물)을 형성한다.
두 개의 반도체 재료 영역 사이의 경계중에서 유전성 재료 영역이 커버하는 비율 및 질소 함유 유전성 영역의 두께는 실시예에 따라 달라질 수 있다. 통상, 유전성 영역의 두께 및 크기는 최종적인 구조물이 갖게될 베이스 전류, 저항 및/또는 베타값에 따라 달라질 수 있다.
본 발명에 따르면, 유전성 영역은 약 1 내지 약 10Å의 두께를 가질 수 있다. 두께는 타원편광계(ellipsometer)로 측정될 수 있다. 두께는 또한 타원편광계로 측정된 고유 산화물막에 부가될 수 있다. 즉, 유전성 재료는 한 개 미만의 단층(monolayer)에서 복수개의 단층에 이르는 두께를 갖는 막일 수 있다. 한 개 미만의 단층의 두께라는 것은 막이 반도체 재료 영역 사이의 경계를 완전히 커버하지 않는다는 것을 나타낸다.
유전성 재료는 또한 두 개의 반도체 재료 영역간의 전체 경계를 커버하는 단일의 단층으로 배열될 수 있다. 몇몇 실시예에서는 복수의 단층이 포함될 수도 있다. 이러한 실시예에 따르면, 반도체 재료 영역들 사이에 유전성 재료가 침착되지 않은 영역들이 존재하는 반면에, 다른 영역들에서는 복수의 반도체 재료 층들이 반도체 재료 영역들 사이에 배열될 수 있다. 또한, 이러한 실시예에 따르면, 유전성 재료의 어떤 영역들은 복수의 층을 포함할 수 있고, 다른 영역들은 더 많거나 더 작은 수의 유전성 재료 층을 포함할 수 있다.
유전성 재료는 또한 적어도 하나의 산화물을 포함할 수 있다. 이에 관하여는 "급속 가열 산화를 이용한 베타 제어(beta control using a rapid thermal oxidation)"라는 명칭의 미국 특허 출원 제 09/165,946 호를 참조하며, 이 특허 출원의 전체 개시 내용은 본 명세서에서 참조로 인용된다.
도 3의 (a)에는 본 발명이 이용될 수 있는 구조물의 예가 도시된다. 도 3의 (a)에는, 단결정 실리콘 영역(1), 다결정 실리콘 영역(3) 및 이 단결정 실리콘 영역과 다결정 실리콘 영역 사이의 계면(5)이 도시된다.
도 3의 (b)에는 두 반도체 재료 영역 사이에 다수의 유전성 재료 영역을 포함하는 도 3의 (a)에 도시된 구조물의 일부에 대한 확대된 횡단면도가 도시되어 있다. 이와 같이, 도 3의 (b)에는 본 발명에 따른 구조물의 일실시예를 도시하는 구조물의 일부가 도시된다. 이들에 따르면, (b)에는 단결정 실리콘 영역(1)과 다결정 실리콘 영역(3) 사이에 복수의 영역들(9)을 포함하는 경계 영역(7)이 도시된다. 화살표(11)는 반도체 재료 영역들 사이에 흐르는 전류를 나타낸다.
본 발명의 일실시예에 따르면, 적어도 하나의 유전성 재료 영역이 단결정 실리콘 기판에 형성된 트렌치의 측벽상에 배열된다. 트렌치는 비-단결정 실리콘으로 채워진다. 전형적으로, 트렌치는 다결정 실리콘 또는 얼마간의 결정화가 이루어진 비결정 실리콘으로 채워진다.
계면 영역에 대한 유전성 재료 영역의 배치는 유전성 재료의 영역(들)을 생성하는데 이용된 방법 및 환경에 의존할 수 있다. 일실시예에 따르면, 유전성 재료의 원자 또는 분자가 반도체 재료 영역들중 하나에 주입될 수 있다. 즉, 유전성 재료의 원자 또는 분자가 두 반도체 재료 영역에 또는 둘중 하나에 주입될 수 있다.
원자 및/또는 분자는 반도체 재료 영역들 둘 또는 둘중 하나의 표면 아래에또는 하나 이상의 반도체 재료 영역의 표면에 주입될 수 있다. 일실시예에 따르면, 유전성 재료는 단결정 실리콘에 주입된 질소 원자를 포함한다. 다른 실시예에 따르면, 유전성 재료는 앞서 설명된 단결정 실리콘과 같은 반도체 재료 영역들중 하나의 표면상에 침착된다.
유전성 재료 영역(들)을 형성한 후, 단결정 기판 및 유전성 영역(들)상에 다른 반도체 재료 영역이 침착되거나 형성될 수 있다.
본 발명은 또한 두 개의 반도체 재료 영역들 사이에 적어도 하나의 계면 영역을 형성하기 위한 프로세스를 포함한다. 본 방법은 두 반도체 재료 영역들 사이의 경계중 적어도 일부의 근방에 질소를 함유하는 적어도 하나의 유전성 재료 영역을 형성하는 것을 포함한다. 적어도 하나의 유전성 재료 영역은 다양한 방법으로 형성될 수 있다.
일실시예에 따르면, 적어도 하나의 유전성 재료 영역은 반도체 재료 영역들중 하나의 표면 근방에 유전성 재료를 주입함으로써 형성될 수 있다. 유전성 재료는 다른 반도체 재료 영역을 형성하기 전에 하나의 유전성 재료 영역에 주입될 수 있다.
일실시예에 따르면, 유전성 재료는 저량(low doses)의 유전성 재료를 주입함으로써 생성된다. 저량이 바람직한데, 그 이유는 바람직한 베이스 전류 제어를 얻기 위한 불연속적 유전층이 확실히 형성되도록 돕기 때문이다. 일실시예에 따르면, 저 레벨의 질소가 주입된다.
질소 또는 다른 물질(들)이 주입되는 에너지는 이들 재료가 반도체 재료내로 너무 깊이 주입되지 않을 정도로 낮을 수도 있다. 일실시예에 따르면, 저 레벨의 질소가 유전성 재료내에 주입되는데, 질소는 약 2KeV보다 낮은 에너지로 주입된다. 전형적인 주입 에너지는 약 0.1KeV ∼ 약 5KeV의 범위일 수 있다. 본 실시예에 이용된 질소량은 1×1011∼1×1014의 범위일 수 있다.
유전체를 주입한 후, 부가의 어닐링 프로세스가 수행될 수 있다. 어닐링 프로세스는 주입 프로세스를 보완하는데 바람직하다. 예컨대, 몇몇 가열 프로세스들은 단결정 실리콘의 표면 근처에 불연속 Si-N 층을 형성하기에 부적합할 수 있다.
일실시예에 따르면, 어닐링 프로세스는 급속 가열 어닐링이다. 급속 가열 어닐링은 약 1초 내지 약 60초의 기간 동안 약 900℃ 내지 약 1100℃의 온도에서 수행될 수 있다. 이러한 급속 가열 어닐링은 SiXNY(실리콘 질화물) 및/또는 SiXNYOZ(실리콘 산질화물)을 형성하는데 사용될 수 있다.
앞서 설명된 바와 같이 유전성 재료를 주입하는 데 있어서의 장점은 영역 또는 장치에 따라 주입 조건을 조정하기 위해 포토마스크(photomasks)가 이용될 수 있다는 것이다. 다른 한편, 반도체 재료 영역에 블랭킷 막(blanket film)이 이식될 수 있다. 잔류 유전체는 제 2 반도체 재료 층의 침착 및 에칭 후에 제거될 수 있다. 예컨대, 질소는 단결정 실리콘에 블랭킷 막으로서 이식될 수 있다. 잔류 물질은 폴리-Si 침착 및 에칭 후에 제거될 수 있다.
유전성 재료 영역(들)을 형성하기 위한 본 발명에 따른 두 번째 실시예의 방법에 따르면, 반도체 재료 영역들중 하나를 증가된 온도 및 질소 함유 가스 분위기에 노출시킨다. 이러한 가스 분위기는 적어도 N2O, NO 및/또는 NH3가스를 포함할 수 있다. 프로세스가 수행될 수 있는 온도는 약 300℃ ∼ 약 1000℃ 범위의 어느것일 수 있다. 반도체는 이러한 온도와 가스에 약 1 내지 약 60초의 기간동안 노출될 수 있다.
단결정 기판을 이러한 분위기 및 이러한 온도에 이러한 기간동안 노출시키면, 단결정 실리콘 표면상에 불연속 막이 생성된다. 이 막은 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 그러나, 막의 조성은 프로세스중에 이용된 질소 함유 가스와 프로세스가 수행되는 기간 및 온도에 의해 좌우될 수 있다.
생성된 유전성 재료 및 생성된 막의 특성은 본 발명의 프로세스에 노출된 반도체 재료에 또한 의존할 수 있다. 반도체 재료가 단결정 실리콘이면, 앞서의 프로세스 파라미터로 앞서 언급된 가스에 노출될 경우 유전성 재료는 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
유전층을 형성하기 위한 본 발명에 따른 두 번째 실시예의 프로세스에 노출된 반도체 재료가 단결정 실리콘이면, 프로세스는 세척후에 실행된다. 세척은 습성 프로세스, 플라즈마 프로세서 또는 단축 가열 프로세스일 수 있다.
프로세스가 수행된 재료 및 프로세스 재료에 관계없이, 유전층의 형성을 수행하는 프로세스는 급속 가열 프로세스, 신속 가열 프로세스(fast thermal process:FTP) 또는 통상의 노 프로세스(furnace process)일 수 있다. 급속 가열 프로세스는 통상 석영 램프로 수행되는 급속 프로세스이다. 신속 가열 프로세스는전형적으로 통상의 노(furnace)를 이용하는 소형 배치 프로세스(small batch process)이다. 통상의 노는 전형적으로 세라믹 커버를 갖는 석영 튜브를 이용하며, 저항성으로 가열된다.
이러한 본 발명에 따른 두 번째 실시예의 프로세스 동안, 기판은 다양한 요법에 따라 증가된 온도에 노출될 수 있다. 예컨대, 기판은 즉시 완전 증가된 온도에 노출될 수 있다. 대안적으로, 기판이 노출되는 온도는 소정 기간에 걸쳐 증가될 수 있다.
일실시예에 따르면, 기판이 노출되는 온도는 약 75℃/초의 비율로 약 400℃ 로부터 약 800℃까지 증가된다. 온도가 증가되는 비율은 약 5℃/초 내지 100℃/초일 수 있다.
온도가 약 75℃/초의 비율로 증가되는 실시예에 따르면, 약 5초 내지 약 15초의 기간동안 약 5의 분당 표준 리터(standard liters per minute:SLPM)의 비율로 프로세스가 수행되는 용기내로 암모니아 가스를 유입시킨다.
기판을 증가된 온도에 노출시킨 후, 그 온도가 점진적으로 증가된 것이냐 최종 온도이냐에 관계없이, 기판은 냉각될 수 있다. 기판은 능동적으로 또는 수동적으로 냉각될 수 있다. 이에 따라, 프로세스는 기판으로부터의 열의 단순 전달에 이용되는 것 외에 냉각율을 증가시키기 위한 몇가지 개입수단(intervention)을 포함할 수 있다. 일실시예에 따르면, 기판은 약 15℃/초 내지 약 30℃/초의 비율로 냉각된다.
냉각 후, 기판은 처리가 수행된 처리실 또는 다른 공간으로부터 꺼내진다.
본 발명의 두 번째 실시예에 따른 프로세스에 의하면, 타원편광법으로 측정되었을 때 약 1내지 약 10Å의 두께를 갖는 유전층이 얻어진다. 그러나, 프로세스 파라미터를 제어함으로써 두 반도체 재료 영역 사이 경계에서 임의의 원하는 영역 커버리지 퍼센트 및 두께를 갖는 유전층 또는 유전층들을 생성할 수 있다.
온도 및 질소 함유 가스에 대한 노출에 의해 유전성 영역(들)을 형성한 후, 두 번째 반도체 재료 영역을 첫 번째 반도체 재료 영역 및 유전성 영역(들) 상에 마련한다. 유전성 영역(들)은 두 번째 반도체 재료 영역의 침착을 통해 잔류할 수 있다. 모든 잔류 유전성 재료 또는 제거될 필요가 있는 모든 유전성 재료는 두 번재 반도체 재료 영역의 에칭후 또는 에칭중에 제거될 수 있다.
두 반도체 재료 영역 사이의 경계 근방에 유전성 영역을 형성하는데 이용될 수 있는 본 발명에 따른 세 번째 실시예의 프로세스는 매우 얇은 화학적 기상 증착 프로세스(very thin chemical vapor deposition process)를 포함한다. 화학적 기상 증착 프로세스는 실시예에 따라 다를 수 있다. 일실시예에 따르면, 저압 화학적 기상 증착(low pressure chemical vapor deposition:LPCVD) 프로세스가 이용될 수 있다. 다른 실시예는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition:PECVD) 프로세스를 이용한다.
이용된 화학적 기상 증착 프로세스에 관계없이, 유전성 재료 영역(들)을 생성하기 위한 프로세스의 본 세 번째 실시예는 반도체 재료 영역들중 하나 위에 불연속 막을 생성하는데 이용될 수 있다. 예컨대, 화학적 기상 증착 프로세스는 반도체 장치에서 에미터로서 작용할 수 있는 단결정 실리콘상의 불연속 막을 생성하는데 이용될 수 있다.
화학적 기상 증착 프로세스는 실리콘 소스 가스(silicon source gas)를 이용할 수 있다. 본 발명의 세 번째 실시예에 따라 CVP 프로세스와 함께 이용될 수 있는 실리콘 소스 가스의 일예로는 실란(silane) 및/또는 디클로로실란(dichlorosilane:DCS)이 있다. 다른 실리콘 소스 가스가 또한 화학적 기상 증착 프로세스에서 이용될 수 있다.
화학적 기상 증착 프로세스는 또한 질소/산소 소스 가스를 이용할 수 있다. 질소/산소 소스 가스는 실시예에 따라 다를 수 있다. 질소/산소 소스 가스의 예로는 NH3및 N2O가 포함된다.
CVD 프로세스에서 산소 및 실리콘 소스 가스가 모두 이용된 경우, 실리콘 소스 가스 대 질소/산소 소스 가스의 비율은 원하는 실리콘-질소/산소 화학양론을 성취하도록 달라질 수 있다. 이들 가스의 흐름 및 비율은 또한 생성하기를 원하는 유전성 재료의 층 또는 층들의 특성에 따라 달라질 수 있다.
CVD 프로세스들에서 가스의 비율은 공극(void)을 생성하기 위해 다양한 비율 크기를 이용하도록 제어될 수 있다.
이용된 화학적 기상 증착 프로세스의 프로세스 파라미터는 무엇보다도 생성하기를 원하는 유전성 영역(들)의 원하는 특성들 및 이용되는 가스에 따라 달라질 수 있다. 전형적으로, 화학적 기상 증착 프로세스는 약 600℃ 내지 약 800℃의 온도에서 수행된다. 가스 흐름은 또한 실시예에 따라 달라질 수 있다. 전형적으로,침착용 가스는 약 5초 미만의 시간동안 흘릴 수 있다.
본 명세서에서 기술된 바와 같은 화학적 기상 증착 프로세스는 한 개 미만의 단층을 갖는 소정 두께의 막을 생성하는데 이용될 수 있다. 이 막은 약 1 내지 약 10Å의 두께를 가질 수 있다.
이상 설명된 바와 같이, 유전성 영역(들)을 생성하는데 이용된 프로세스에 관계없이, 단결정 실리콘 기판에 형성된 트렌치의 측벽상에 유전성 재료가 침착될 수 있으며, 이후 트렌치는 다결정 실리콘으로 채워진다.
유전성 영역(들)은 앞서 또한 기술된 적어도 하나의 산화물을 또한 포함할 수 있다.
본 발명은 또한 이상 기술된 프로세스와 같은 프로세스에 의해 제공되는 장치를 포함한다.
본 발명의 장점은, 주입을 이용함으로써 본 발명에 의해 특정 영역 또는 장치에 따라 베타를 조정할 수 있다는 것을 포함한다. 또한, 산질화물 계면의 유전체는 DRAM 구조물에서의 후속하는 가열 처리에 의해 더욱 강건해질 수 있다. 더욱이, 질소 함유 유전성 영역은 후속하는 가열 프로세스들에 의해 소모되지 않을 수 있다. 본 발명은 또한 폴리실리콘 에미터의 NPN-에 대한 고급 제어를 허용한다. 질소 함유 유전성 영역(들)은 또한 트렌치 DRAM 매립형 스트랩 프로세스들에서 보유 결함(retention defects)을 감소시키는 것을 돕는다.
본 발명은 또한, Si-N 종류를 형성하기 위해 N형 주입이 이용된 경우 급속 열 어닐링(rapid thermal anneal:RTA)을 포함할 수 있다. 급속 열 어닐링은 앞서 더욱 상세히 설명되었다.
이상 본 발명이 예시되고 설명되었다. 또한, 개시내용은 본 발명의 바람직한 실시예만을 도시하고 설명하였지만, 앞서 언급된 바와 같이, 본 발명은 다양한 다른 조합, 수정 및 환경에서도 이용될 수 있으며, 본 명세서에 나타내어진 바와 같은 발명 개념의 범주, 이상의 개시내용 및/또는 관련 분야의 기술 또는 지식과 등가의 범주내에서 수정 또는 변경이 이루어질 수 있음을 이해해야 한다. 앞서 설명된 실시예들은 또한 본 발명을 실시하는 최선 모드를 설명하기 위한 것이며, 당분야에 통상의 지식을 가진 자라면 이상의 실시예 또는 다른 실시예에서 본 발명의 특정 응용 및 이용의 요구에 따라 다양한 수정을 행하여 본 발명을 이용할 수 있을 것이다. 따라서, 이상의 상세한 설명은 여기에 개시된 형태로 본 발명을 제한하지 않는다. 또한, 부속된 청구범위는 다른 실시예들을 포함하는 것으로 해석되어야 한다.
본 발명에 의하면, 바이폴라 트랜지스터 기술에 있어 통상 상이한 레벨의 계면 산화물을 요구함에 따라 분리해서 실행할 필요가 있었고, 일단의 웨이퍼에 걸쳐서 산화 레벨에 변동이 발생할 수 있으며, 또한, 단일의 웨이퍼를 처리하는 것에 비해 일단의 웨이퍼를 처리하는 것과 연관된 전형적인 비용 문제가 발생되었던 종래의 문제점이 해소된다.

Claims (26)

  1. 두 반도체 재료 영역 사이에 적어도 하나의 거대분자적으로 불연속적인(macromolecularly-discontinuous) 계면 영역(interface region)을 형성하는 프로세스에 있어서,
    상기 두 반도체 재료 영역 사이의 경계의 적어도 일부의 근방에, 질소를 포함하는 적어도 하나의 유전성 재료 영역을 형성하는 단계를 포함하되
    상기 유전성 재료가 거대분자적 스케일상 불연속적인 층의 형태이고 그럼으로써 상기 계면에서의 전기적 저항을 제어하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역 형성 단계는 상기 두 반도체 재료 영역 중 제 1 반도체 재료 영역의 표면 근방에 상기 유전성 재료를 주입하는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  3. 제 2 항에 있어서,
    상기 유전성 재료는 불연속 유전성 재료 층을 생성하기에 충분한 에너지로 침착되는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  4. 제 2 항에 있어서,
    상기 유전성 재료는 상기 두 반도체 재료 영역 사이에 흐르는 베이스 전류를 제어하기에 충분하게, 상기 두 반도체 재료 영역 사이의 경계의 일부를 커버하며 소정 두께로 침착되는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  5. 제 2 항에 있어서,
    상기 유전성 재료는 상기 제 1 반도체 재료 영역의 표면에 주입되는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역 형성 단계는
    상기 유전성 재료의 원자 또는 분자가 상기 반도체 재료 영역들중 하나의 표면에 주입되는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역 형성 단계는
    상기 유전성 재료의 원자 또는 분자가 상기 반도체 재료 영역들중 하나의 표면 아래에 주입되는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  8. 제 2 항에 있어서,
    상기 반도체 재료 영역들중 하나는 단결정 실리콘이고 상기 유전성 재료는 상기 단결정 실리콘내에 주입된 질소 원자를 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  9. 제 2 항에 있어서,
    상기 반도체 재료 및 상기 주입된 유전성 재료를 어닐링 처리(annealing step)하는 것을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  10. 제 2 항에 있어서,
    마스크(a mask)를 이용하여 상기 반도체내에 상기 유전성 재료를 선택적으로 주입하는 것을 더 포함하는 두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  11. 제 2 항에 있어서,
    상기 유전성 재료 층을 주입하고, 상기 유전성 재료의 일부를 선택적으로 제거하는 것을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  12. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역 형성 단계는 상기 두 반도체 재료 영역중 제 1 반도체 재료 영역을 증가된 온도(an elevated temperature) 및 질소 함유 가스 분위기에 노출시키는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 재료 영역을 상기 증가된 온도에 노출시키는 것은 상기 온도를 프로세스 온도로 증가시키는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 1 반도체 재료 영역을 증가된 온도에 노출시킨 후 상기 온도를 주위 온도로 점차 감소시키는 것을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  15. 삭제
  16. 제 12 항에 있어서,
    상기 프로세스는 상기 제 1 반도체 재료 영역상에 약 1 내지 약 10의 두께를 갖는 불연속 유전성 재료 층을 생성하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  17. 제 12 항에 있어서,
    상기 제 1 반도체 재료 영역상에 제 2 반도체 재료 영역을 침착시키는 것을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  18. 제 16 항에 있어서,
    상기 상기 제 2 반도체 재료 영역의 침착중 또는 침착 후중 적어도 어느 하나의 처리시에 상기 유전성 재료의 부분들을 제거하는 것을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  19. 제 12 항에 있어서,
    상기 제 1 반도체 재료 영역은 급속 가열 프로세스(a rapid thermal process) 또는 통상의 노 프로세스(furnace process)에 의해 증가된 온도 및 질소 함유 가스 분위기에 노출되는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  20. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역 형성 단계는 화학적 기상 증착 프로세스에 의해 상기 유전성 재료의 불연속 막을 침착시키는 것을 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  21. 제 1 항에 있어서,
    상기 적어도 하나의 유전성 재료 영역은 상기 반도체 재료 영역들중 하나의 반도체 재료영역 내의 트렌치(a trench)의 측벽상에 침착되는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  22. 제 1 항에 있어서,
    상기 유전성 재료는 적어도 하나의 산화물을 더 포함하는
    두 반도체 재료 영역 사이에 적어도 하나의 계면 영역을 형성하는 프로세스.
  23. 두 반도체 재료 영역 사이의 경계의 적어도 일부의 근방에, 질소를 포함하는 적어도 하나의 유전성 재료 영역을 형성하는 단계를 포함하되
    상기 유전성 재료가 거대분자적 스케일상 불연속적인 층의 형태이고 그럼으로써 상기 계면에서의 전기적 저항을 제어하는
    프로세스에 의해 제조된 반도체 장치.
  24. 반도체 장치에 있어서,
    ① 제 1 반도체 재료 영역과,
    ② 제 2 반도체 재료 영역과,
    ③ 상기 제 1 반도체 재료 영역과 상기 제 2 반도체 재료 영역 사이의 경계의 적어도 일부의 근방에, 질소를 함유하는 적어도 하나의 유전성 재료 영역을 포함하는 계면 영역으로서, 상기 유전성 재료가 거대분자적 스케일상 불연속적인 층의 형태이고 그럼으로써 상기 계면에서의 전기적 저항을 제어하는 계면 영역을
    포함하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 반도체 재료 영역들중 하나는 단결정 실리콘이고,
    상기 적어도 하나의 유전성 재료 영역은 상기 단결정 실리콘내 트렌치의 측벽상에 배열되며, 상기 트렌치는 비-단결정 실리콘으로 채워지는 반도체 장치.
  26. 제 24 항에 있어서,
    상기 유전성 재료는 적어도 하나의 산화물을 더 포함하는 반도체 장치.
KR10-2000-0005422A 1999-02-04 2000-02-03 두 반도체 재료 영역 사이에 적어도 하나의 계면을형성하는 프로세스 및 그를 이용해 제조된 반도체 장치 KR100377714B1 (ko)

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