JPH1154749A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1154749A JPH1154749A JP20954197A JP20954197A JPH1154749A JP H1154749 A JPH1154749 A JP H1154749A JP 20954197 A JP20954197 A JP 20954197A JP 20954197 A JP20954197 A JP 20954197A JP H1154749 A JPH1154749 A JP H1154749A
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Abstract
(57)【要約】
【課題】 表面に不純物導入層を有する半導体基板を酸
化する際に、不純物導入層からの不純物が外方拡散する
のを防止できるようにする。 【解決手段】 まずＳｉ基板（半導体基板）１の表面に
例えばＰ型不純物を導入して不純物導入層であるカウン
タードープ層６を形成した後、カウンタードープ層６の
表面に拡散防止層７を形成し、Ｓｉ基板１を酸化してこ
のＳｉ基板１と拡散防止層７との界面にゲート酸化膜８
を形成する。
化する際に、不純物導入層からの不純物が外方拡散する
のを防止できるようにする。 【解決手段】 まずＳｉ基板（半導体基板）１の表面に
例えばＰ型不純物を導入して不純物導入層であるカウン
タードープ層６を形成した後、カウンタードープ層６の
表面に拡散防止層７を形成し、Ｓｉ基板１を酸化してこ
のＳｉ基板１と拡散防止層７との界面にゲート酸化膜８
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に埋め込みチャネル型の電界効果トラン
ジスタにおけるゲート酸化膜の形成に好適な半導体装置
の製造方法に関する。
方法に関し、特に埋め込みチャネル型の電界効果トラン
ジスタにおけるゲート酸化膜の形成に好適な半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の製造分野では、半導
体素子の微細化の進展に伴い、電界効果トランジスタと
して短チャネル効果の抑制に優れている表面チャネル型
（Surface-Channel)のもの、例えばＰ型のゲート電極を
備えたＰチャネルＭＯＳ電界効果トランジスタ（以下、
ＰＭＯＳＦＥＴと記す）が採用されつつある。
体素子の微細化の進展に伴い、電界効果トランジスタと
して短チャネル効果の抑制に優れている表面チャネル型
（Surface-Channel)のもの、例えばＰ型のゲート電極を
備えたＰチャネルＭＯＳ電界効果トランジスタ（以下、
ＰＭＯＳＦＥＴと記す）が採用されつつある。
【０００３】しかしながら、従来から採用されている埋
め込みチャネル型（Buried-Channel) の電界効果トラン
ジスタ、例えばＮ型のゲート電極を備えたＰＭＯＳＦＥ
Ｔは、ゲート電極を高精度に加工でき、また埋め込みチ
ャネル型である故に性能が高い等の優れた利点がある。
よって、埋め込みチャネル型のＰＭＯＳＦＥＴの採用を
継続させようとする検討がいまだに精力的になされてお
り、上記問題を解決できる埋め込みチャネル型のＰＭＯ
ＳＦＥＴが開発されたときの効果は大きい。
め込みチャネル型（Buried-Channel) の電界効果トラン
ジスタ、例えばＮ型のゲート電極を備えたＰＭＯＳＦＥ
Ｔは、ゲート電極を高精度に加工でき、また埋め込みチ
ャネル型である故に性能が高い等の優れた利点がある。
よって、埋め込みチャネル型のＰＭＯＳＦＥＴの採用を
継続させようとする検討がいまだに精力的になされてお
り、上記問題を解決できる埋め込みチャネル型のＰＭＯ
ＳＦＥＴが開発されたときの効果は大きい。
【０００４】微細な埋め込みチャネル型のＰＭＯＳＦＥ
Ｔでは、短チャネル効果を抑制し、これによってしきい
値（Ｖth）を制御するため、シリコン（Ｓｉ）基板の表
面に極浅くかつ比較的高濃度のＰ型の不純物導入層（カ
ウンタードープ層）を形成しておく必要がある。そこで
従来では、Ｓｉ基板の表面にゲート酸化膜を形成するに
先立ち、ホウ素（Ｂ）やインジウム（Ｉｎ）、ガリウム
（Ｇａ）等のＰ型不純物をＳｉ基板に対して非常に浅く
導入して上記不純物導入層を形成し、次いで例えば熱酸
化法によってＳｉ基板の表面にゲート酸化膜を形成して
いる。
Ｔでは、短チャネル効果を抑制し、これによってしきい
値（Ｖth）を制御するため、シリコン（Ｓｉ）基板の表
面に極浅くかつ比較的高濃度のＰ型の不純物導入層（カ
ウンタードープ層）を形成しておく必要がある。そこで
従来では、Ｓｉ基板の表面にゲート酸化膜を形成するに
先立ち、ホウ素（Ｂ）やインジウム（Ｉｎ）、ガリウム
（Ｇａ）等のＰ型不純物をＳｉ基板に対して非常に浅く
導入して上記不純物導入層を形成し、次いで例えば熱酸
化法によってＳｉ基板の表面にゲート酸化膜を形成して
いる。
【０００５】
【発明が解決しようとする課題】ところが、上記した従
来の半導体装置の製造方法では、ゲート酸化膜を形成す
る酸化の際に、先にＳｉ基板に導入したカウンタードー
プ層のＰ型不純物がゲート酸化膜に吸い上げられて外方
拡散し、またＳｉ基板においてカウンタードープ層の形
成領域外に内方拡散してカウンタードープ層におけるＰ
型不純物量が減少する。これは、図４および図５に示す
図からも明らかである。
来の半導体装置の製造方法では、ゲート酸化膜を形成す
る酸化の際に、先にＳｉ基板に導入したカウンタードー
プ層のＰ型不純物がゲート酸化膜に吸い上げられて外方
拡散し、またＳｉ基板においてカウンタードープ層の形
成領域外に内方拡散してカウンタードープ層におけるＰ
型不純物量が減少する。これは、図４および図５に示す
図からも明らかである。
【０００６】ここで、図４はＰ型不純物としてＢを用い
たときの不純物濃度分布を示したものであり、（ａ）は
イオン注入した直後のＳｉ基板、（ｂ）は酸化後のＳｉ
基板とゲート酸化膜とにおけるＢの不純物濃度分布を示
している。なお、図４の（ｂ）ではＢの偏析比（Ｓｉ基
板とゲート酸化膜との界面における濃度比）を１以下と
している。図４からＢがゲート酸化膜に吸い上げられて
ゲート酸化膜の濃度が高くなっている一方、Ｓｉ基板の
カウンタードープ層の不純物濃度が減少していることが
確認される。
たときの不純物濃度分布を示したものであり、（ａ）は
イオン注入した直後のＳｉ基板、（ｂ）は酸化後のＳｉ
基板とゲート酸化膜とにおけるＢの不純物濃度分布を示
している。なお、図４の（ｂ）ではＢの偏析比（Ｓｉ基
板とゲート酸化膜との界面における濃度比）を１以下と
している。図４からＢがゲート酸化膜に吸い上げられて
ゲート酸化膜の濃度が高くなっている一方、Ｓｉ基板の
カウンタードープ層の不純物濃度が減少していることが
確認される。
【０００７】また図５はＢをイオン注入した直後、ゲー
ト酸化膜形成用の酸化後、酸化後にさらにアニール（Ra
pid Thermal Annealing;RTA)したときのカウンタードー
プ層におけるＳｉ基板深さ方向の不純物濃度分布であ
る。図５から特にゲート酸化膜形成用の酸化を行った後
に不純物分布が大きく変わっており、その後のアニール
では分布が大きく変化していないことが確認される。し
たがって、カウンタードープ層におけるＰ型不純物量の
減少は、ゲート酸化膜形成用の酸化時に発生することが
知見される。
ト酸化膜形成用の酸化後、酸化後にさらにアニール（Ra
pid Thermal Annealing;RTA)したときのカウンタードー
プ層におけるＳｉ基板深さ方向の不純物濃度分布であ
る。図５から特にゲート酸化膜形成用の酸化を行った後
に不純物分布が大きく変わっており、その後のアニール
では分布が大きく変化していないことが確認される。し
たがって、カウンタードープ層におけるＰ型不純物量の
減少は、ゲート酸化膜形成用の酸化時に発生することが
知見される。
【０００８】このように酸化時にカウンタードープ層の
Ｐ型不純物量が減少した場合、失った不純物量を補償す
るために、不純物導入層の形成の際により多くのＰ型不
純物を導入しなければならない。結果として、内方拡散
するＰ型不純物の量が増加して浅くかつ比較的高濃度の
不純物導入層を形成できず、短チャネル効果を抑制でき
ないという不具合が発生する。また上記酸化の際に、Ｓ
ｉ基板面内における温度ばらつきなどによって、Ｓｉ基
板に残るＰ型不純物量がばらついて、安定したＶthが得
られないという不都合も生じる。
Ｐ型不純物量が減少した場合、失った不純物量を補償す
るために、不純物導入層の形成の際により多くのＰ型不
純物を導入しなければならない。結果として、内方拡散
するＰ型不純物の量が増加して浅くかつ比較的高濃度の
不純物導入層を形成できず、短チャネル効果を抑制でき
ないという不具合が発生する。また上記酸化の際に、Ｓ
ｉ基板面内における温度ばらつきなどによって、Ｓｉ基
板に残るＰ型不純物量がばらついて、安定したＶthが得
られないという不都合も生じる。
【０００９】
【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置の製造方法は、半導体
基板の表面に不純物を導入して不純物導入層を形成した
後、不純物導入層の表面に拡散防止層を形成し、半導体
基板を酸化してこの半導体基板と拡散防止層との界面に
酸化膜を形成することを特徴としている。
るために本発明に係る半導体装置の製造方法は、半導体
基板の表面に不純物を導入して不純物導入層を形成した
後、不純物導入層の表面に拡散防止層を形成し、半導体
基板を酸化してこの半導体基板と拡散防止層との界面に
酸化膜を形成することを特徴としている。
【００１０】この発明では、半導体基板の表面に形成さ
れた不純物導入層の表面に拡散防止層を形成し、その後
半導体基板を酸化するため、この酸化時に不純物導入層
の不純物の外方拡散が拡散防止層によって防止される。
また外方拡散が防止されることから、半導体基板の酸化
時に形成される酸化膜に不純物導入層の不純物が吸い上
げられる量も抑えられることになる。その結果、不純物
導入層の不純物量の減少が抑えられる。
れた不純物導入層の表面に拡散防止層を形成し、その後
半導体基板を酸化するため、この酸化時に不純物導入層
の不純物の外方拡散が拡散防止層によって防止される。
また外方拡散が防止されることから、半導体基板の酸化
時に形成される酸化膜に不純物導入層の不純物が吸い上
げられる量も抑えられることになる。その結果、不純物
導入層の不純物量の減少が抑えられる。
【００１１】
【発明の実施の形態】以下に、本発明に係る半導体装置
の製造方法の実施形態を図面に基づいて説明する。図１
は実施形態に係る半導体装置の製造方法を工程順に示す
要部断面図であり、本発明をシングルゲート構造の相補
型ＭＯＳＦＥＴ（ＣＭＯＳ）、すなわちＮＭＯＳＦＥＴ
とＰＭＯＳＦＥＴとからなりかつこれらが同じ導電型
（通常はＮ型）のゲート電極を備えたものにおける埋め
込みチャネル型のＰＭＯＳＦＥＴの形成に適用した例を
示している。
の製造方法の実施形態を図面に基づいて説明する。図１
は実施形態に係る半導体装置の製造方法を工程順に示す
要部断面図であり、本発明をシングルゲート構造の相補
型ＭＯＳＦＥＴ（ＣＭＯＳ）、すなわちＮＭＯＳＦＥＴ
とＰＭＯＳＦＥＴとからなりかつこれらが同じ導電型
（通常はＮ型）のゲート電極を備えたものにおける埋め
込みチャネル型のＰＭＯＳＦＥＴの形成に適用した例を
示している。
【００１２】埋め込みチャネル型のＰＭＯＳＦＥＴを形
成するにあたっては、例えば半導体基板としてＳｉ基板
を用い、まず図１（ａ）に示すように既存の素子分離技
術（例えばＬＯＣＯＳ法あるいはＴｒｅｎｃｈ法）によ
って、素子を形成する領域（以下、素子形成領域と記
す）２を電気的に分離する状態でＳｉ基板１に素子分離
膜領域３を形成する。
成するにあたっては、例えば半導体基板としてＳｉ基板
を用い、まず図１（ａ）に示すように既存の素子分離技
術（例えばＬＯＣＯＳ法あるいはＴｒｅｎｃｈ法）によ
って、素子を形成する領域（以下、素子形成領域と記
す）２を電気的に分離する状態でＳｉ基板１に素子分離
膜領域３を形成する。
【００１３】例えばＬＯＣＯＳ法を用いる場合には、図
示しないが、まずＳｉ基板１にパッド用熱酸化膜を形成
し、次いでこの上層に窒化膜等からなる酸化防止膜を形
成する。次に、リソグラフィおよびエッチングによって
酸化防止膜をパターニングし、素子形成領域２を除く箇
所の酸化防止膜を除去する。続いて、素子分離領域３を
形成する領域にチャネルストッパを形成するためのイオ
ン注入を行う。また熱酸化を行って、例えば酸化シリコ
ン（ＳｉＯ2 ）膜からなる素子分離領域３を形成し、そ
の後、酸化防止膜を除去する。
示しないが、まずＳｉ基板１にパッド用熱酸化膜を形成
し、次いでこの上層に窒化膜等からなる酸化防止膜を形
成する。次に、リソグラフィおよびエッチングによって
酸化防止膜をパターニングし、素子形成領域２を除く箇
所の酸化防止膜を除去する。続いて、素子分離領域３を
形成する領域にチャネルストッパを形成するためのイオ
ン注入を行う。また熱酸化を行って、例えば酸化シリコ
ン（ＳｉＯ2 ）膜からなる素子分離領域３を形成し、そ
の後、酸化防止膜を除去する。
【００１４】次に、例えば熱酸化法によって、Ｓｉ基板
１の素子形成領域２に例えば１０ｎｍ程度のイオン注入
用のスルー酸化膜４を形成する。次いで、リソグラフィ
によって、ＰＭＯＳＦＥＴを形成する素子形成領域２以
外を覆うレジストパターン（図示略）をスルー酸化膜４
上に形成する。そして、このレジストパターンをマスク
としてＰＭＯＳＦＥＴを形成する素子形成領域２にＮ型
不純物をイオン注入し、Ｎ型のウェル５やチャネル等を
形成する。またこの際、例えば、Ｐ型不純物として二フ
ッ化ホウ素（ＢＦ2 ）を用い、加速エネルギーを１０ｋ
ｅＶ、ドーズ量を１×１０13個／ｃｍ2 とした条件のイ
オン注入を行って、ＰＭＯＳＦＥＴを形成する素子形成
領域２におけるＳｉ基板１の表面に、Ｐ型の不純物導入
層であるカウンタードープ層６を形成する。またカウン
タードープ層６は、例えば、Ｎ型のウェル５との接合深
さが２００ｎｍ程度以下になるように形成する（第１工
程）。その後、レジストパターンを除去する。
１の素子形成領域２に例えば１０ｎｍ程度のイオン注入
用のスルー酸化膜４を形成する。次いで、リソグラフィ
によって、ＰＭＯＳＦＥＴを形成する素子形成領域２以
外を覆うレジストパターン（図示略）をスルー酸化膜４
上に形成する。そして、このレジストパターンをマスク
としてＰＭＯＳＦＥＴを形成する素子形成領域２にＮ型
不純物をイオン注入し、Ｎ型のウェル５やチャネル等を
形成する。またこの際、例えば、Ｐ型不純物として二フ
ッ化ホウ素（ＢＦ2 ）を用い、加速エネルギーを１０ｋ
ｅＶ、ドーズ量を１×１０13個／ｃｍ2 とした条件のイ
オン注入を行って、ＰＭＯＳＦＥＴを形成する素子形成
領域２におけるＳｉ基板１の表面に、Ｐ型の不純物導入
層であるカウンタードープ層６を形成する。またカウン
タードープ層６は、例えば、Ｎ型のウェル５との接合深
さが２００ｎｍ程度以下になるように形成する（第１工
程）。その後、レジストパターンを除去する。
【００１５】このカウンタードープ層６の形成は、Ｓｉ
基板１の表面に浅いＰＮ接合が形成できればその他の方
法を用いて行うことも可能である。例えばＢＳＧ（ボロ
ンシリケートガラス）膜を用いた固相拡散によって形成
してもよい。ただし、固相拡散によって形成する場合に
は、ＢＳＧ膜とＳｉ基板１との界面に酸化膜が介在しな
いようにすることが必要である。
基板１の表面に浅いＰＮ接合が形成できればその他の方
法を用いて行うことも可能である。例えばＢＳＧ（ボロ
ンシリケートガラス）膜を用いた固相拡散によって形成
してもよい。ただし、固相拡散によって形成する場合に
は、ＢＳＧ膜とＳｉ基板１との界面に酸化膜が介在しな
いようにすることが必要である。
【００１６】次に、図１（ｂ）に示すように、カウンタ
ードープ層６の表面に窒素（Ｎ）をイオン注入してＮを
含むＳｉ層からなる拡散防止層７を形成する（第２工
程）。ここでは、例えば、加速エネルギーを５ｋｅＶ、
ドーズ量を１×１０15個／ｃｍ 2 とした条件でイオン注
入を行って拡散防止層７を形成する。また拡散防止層７
を、後述するゲート酸化膜形成用の熱酸化工程（第３工
程）で、Ｓｉ基板１の酸化因子になる酸化種が通過して
拡散するような極薄い膜厚に形成する。この膜厚は上記
熱酸化工程における熱酸化条件にも依るが、例えば５ｎ
ｍ以下とする。その後、スルー酸化膜４を除去する。
ードープ層６の表面に窒素（Ｎ）をイオン注入してＮを
含むＳｉ層からなる拡散防止層７を形成する（第２工
程）。ここでは、例えば、加速エネルギーを５ｋｅＶ、
ドーズ量を１×１０15個／ｃｍ 2 とした条件でイオン注
入を行って拡散防止層７を形成する。また拡散防止層７
を、後述するゲート酸化膜形成用の熱酸化工程（第３工
程）で、Ｓｉ基板１の酸化因子になる酸化種が通過して
拡散するような極薄い膜厚に形成する。この膜厚は上記
熱酸化工程における熱酸化条件にも依るが、例えば５ｎ
ｍ以下とする。その後、スルー酸化膜４を除去する。
【００１７】次いで図１（ｃ）に示すように、例えば熱
酸化法によってＳｉ基板１を酸化し、Ｓｉ基板１と拡散
防止層７との界面にゲート酸化膜８を形成する（第３工
程）。熱酸化法としては、例えば、酸素（Ｏ2 ）と水素
（Ｈ2 ）とを反応させて得た水蒸気（Ｈ2 Ｏ）と、この
水蒸気を形成する上記Ｏを酸化種として用いるパイロジ
ェニック酸化法を使用できる。この工程では、すでにＳ
ｉ基板１の表面に拡散防止層７が存在しているが、前述
したように拡散防止層７は極薄く形成されているため、
熱酸化の際のＯやＨ2 Ｏ等の酸化因子である酸化種が拡
散防止層７を通過しＳｉ基板１側へ拡散していく。そし
て、Ｓｉ基板１と拡散防止層７との界面でＳｉ酸化種と
が反応してゲート酸化膜８が形成され、さらに形成され
たゲート酸化膜８とＳｉ基板１との界面およびゲート酸
化膜８と拡散防止層７との界面でＳｉと酸化種との反応
が進行することになる。
酸化法によってＳｉ基板１を酸化し、Ｓｉ基板１と拡散
防止層７との界面にゲート酸化膜８を形成する（第３工
程）。熱酸化法としては、例えば、酸素（Ｏ2 ）と水素
（Ｈ2 ）とを反応させて得た水蒸気（Ｈ2 Ｏ）と、この
水蒸気を形成する上記Ｏを酸化種として用いるパイロジ
ェニック酸化法を使用できる。この工程では、すでにＳ
ｉ基板１の表面に拡散防止層７が存在しているが、前述
したように拡散防止層７は極薄く形成されているため、
熱酸化の際のＯやＨ2 Ｏ等の酸化因子である酸化種が拡
散防止層７を通過しＳｉ基板１側へ拡散していく。そし
て、Ｓｉ基板１と拡散防止層７との界面でＳｉ酸化種と
が反応してゲート酸化膜８が形成され、さらに形成され
たゲート酸化膜８とＳｉ基板１との界面およびゲート酸
化膜８と拡散防止層７との界面でＳｉと酸化種との反応
が進行することになる。
【００１８】その後は図示しないが、通常のＭＯＳＦＥ
Ｔのプロセスと同様にして、Ｎ型のゲート電極の加工、
ソース・ドレイン領域の形成、層間絶縁膜の堆積、コン
タクトホールの形成、配線の形成等を行うことにより埋
め込みチャネル型のＰＭＯＳＦＥＴが得られる。
Ｔのプロセスと同様にして、Ｎ型のゲート電極の加工、
ソース・ドレイン領域の形成、層間絶縁膜の堆積、コン
タクトホールの形成、配線の形成等を行うことにより埋
め込みチャネル型のＰＭＯＳＦＥＴが得られる。
【００１９】Ｎを含むＳｉ層は、不純物拡散を抑制する
効果があることが知られている。上記の実施形態では、
このような拡散防止層７をＳｉ基板１の表面に形成した
後にゲート酸化膜８を形成するための熱酸化を行うた
め、当該熱酸化時にＳｉ基板１のカウンタードープ層６
のＰ型不純物であるＢが拡散防止層７によって外方拡散
するのを防止することができる。また拡散防止層７にて
外方拡散が防止されることから、この熱酸化時に形成さ
れるゲート酸化膜８にカウンタードープ層６のＢが吸い
上げられる量も抑えることができる。その結果、カウン
タードープ層６におけるＢの不純物量の減少が抑えられ
る。
効果があることが知られている。上記の実施形態では、
このような拡散防止層７をＳｉ基板１の表面に形成した
後にゲート酸化膜８を形成するための熱酸化を行うた
め、当該熱酸化時にＳｉ基板１のカウンタードープ層６
のＰ型不純物であるＢが拡散防止層７によって外方拡散
するのを防止することができる。また拡散防止層７にて
外方拡散が防止されることから、この熱酸化時に形成さ
れるゲート酸化膜８にカウンタードープ層６のＢが吸い
上げられる量も抑えることができる。その結果、カウン
タードープ層６におけるＢの不純物量の減少が抑えられ
る。
【００２０】図２はＢの不純物濃度分布の変化を示す図
であり、（ａ）はＢＦ2 をイオン注入した直後のＳｉ基
板１の深さ方向におけるＢの濃度分布、（ｂ）は拡散防
止層７を形成した直後のＳｉ基板１の深さ方向における
ＢおよびＮの濃度分布、（ｃ）はゲート酸化膜８を形成
するための熱酸化後のＳｉ基板１およびゲート酸化膜８
の深さ方向におけるＢおよびＮの濃度分布を示してい
る。なお、図２（ａ）〜（ｃ）において横軸は深さ方
向、縦軸は不純物濃度を示している。
であり、（ａ）はＢＦ2 をイオン注入した直後のＳｉ基
板１の深さ方向におけるＢの濃度分布、（ｂ）は拡散防
止層７を形成した直後のＳｉ基板１の深さ方向における
ＢおよびＮの濃度分布、（ｃ）はゲート酸化膜８を形成
するための熱酸化後のＳｉ基板１およびゲート酸化膜８
の深さ方向におけるＢおよびＮの濃度分布を示してい
る。なお、図２（ａ）〜（ｃ）において横軸は深さ方
向、縦軸は不純物濃度を示している。
【００２１】ＢＦ2 をイオン注入した直後では、図２
（ａ）のようにカウンタードープ層６のＢがほぼガウス
曲線状に分布する。拡散防止層７を形成するイオン注入
を行った直後では、図２（ｂ）に示すようにカウンター
ドープ層６の表面に、拡散防止層７のＮがほぼガウス曲
線状をなしかつ狭い分布範囲で分布する。そして図２
（ｃ）に示すように熱酸化を行った後では、Ｓｉ基板１
と拡散防止層７との界面にゲート酸化膜８が形成され、
このゲート酸化膜８の上層に拡散防止層７のＮが偏った
状態で分布する。またカウンタードープ層６のＢはＳｉ
基板１に内方拡散する一方、ゲート酸化膜８側にはＳｉ
基板１側に若干分布するものの上方へは拡散防止層７に
抑えられて拡散していかない。
（ａ）のようにカウンタードープ層６のＢがほぼガウス
曲線状に分布する。拡散防止層７を形成するイオン注入
を行った直後では、図２（ｂ）に示すようにカウンター
ドープ層６の表面に、拡散防止層７のＮがほぼガウス曲
線状をなしかつ狭い分布範囲で分布する。そして図２
（ｃ）に示すように熱酸化を行った後では、Ｓｉ基板１
と拡散防止層７との界面にゲート酸化膜８が形成され、
このゲート酸化膜８の上層に拡散防止層７のＮが偏った
状態で分布する。またカウンタードープ層６のＢはＳｉ
基板１に内方拡散する一方、ゲート酸化膜８側にはＳｉ
基板１側に若干分布するものの上方へは拡散防止層７に
抑えられて拡散していかない。
【００２２】このように図２から、カウンタードープ層
６におけるＢの外方拡散が拡散防止層７によって抑制さ
れ、またＳｉ基板１と拡散防止層７との界面に形成され
るゲート酸化膜８に吸い上げられるＢの量も抑えられ
て、図４（ｂ）に示す従来よりもカウンタードープ層６
におけるＢの不純物濃度が高濃度に保持されていること
が確認される。
６におけるＢの外方拡散が拡散防止層７によって抑制さ
れ、またＳｉ基板１と拡散防止層７との界面に形成され
るゲート酸化膜８に吸い上げられるＢの量も抑えられ
て、図４（ｂ）に示す従来よりもカウンタードープ層６
におけるＢの不純物濃度が高濃度に保持されていること
が確認される。
【００２３】以上の結果からも明らかなように、本実施
形態によればカウンタードープ層６のＰ型不純物量の減
少を抑えることができる。よって、カウンタードープ層
６の形成の際により多くのＰ型不純物を導入する必要が
なくなるため、Ｓｉ基板１のカウンタードープ層６以外
の箇所に内方拡散するＰ型不純物の量を低減できる。し
たがって、浅くかつ比較的高濃度のカウンタードープ層
６を形成できるとともに、熱酸化時のＳｉ基板１面内に
おける温度ばらつきなどによってカウンタードープ層６
のＰ型不純物量がばらつくのを極力抑えることができる
ので、埋め込みチャネル型のＰＭＯＳＦＥＴにおける短
チャネル効果を抑制できかつＶthの安定化を図ることが
できる。
形態によればカウンタードープ層６のＰ型不純物量の減
少を抑えることができる。よって、カウンタードープ層
６の形成の際により多くのＰ型不純物を導入する必要が
なくなるため、Ｓｉ基板１のカウンタードープ層６以外
の箇所に内方拡散するＰ型不純物の量を低減できる。し
たがって、浅くかつ比較的高濃度のカウンタードープ層
６を形成できるとともに、熱酸化時のＳｉ基板１面内に
おける温度ばらつきなどによってカウンタードープ層６
のＰ型不純物量がばらつくのを極力抑えることができる
ので、埋め込みチャネル型のＰＭＯＳＦＥＴにおける短
チャネル効果を抑制できかつＶthの安定化を図ることが
できる。
【００２４】また熱酸化によるゲート酸化膜８の形成工
程では、すでにＳｉ基板１の表面に拡散防止層７が存在
しているが、前述したように熱酸化の際のＯやＨ2 Ｏ等
の酸化因子である酸化種が通過可能なように拡散防止層
７が極薄く形成されていることから、Ｓｉ基板１と拡散
防止層７との界面でＳｉと酸化種とが反応してゲート酸
化膜８が形成される。その結果、Ｓｉ基板１とゲート酸
化膜８との界面準位密度が低くなって、十分に良質なゲ
ート酸化膜８を形成できる。またＮを含むＳｉ層である
拡散防止層７が酸化種の拡散を抑制するため、ゲート酸
化膜８の成長が遅く、ゲート酸化膜８が厚く形成され難
い。よって、例えば膜厚が２ｎｍ〜４ｎｍ程度の極薄い
ゲート酸化膜８を形成できる。
程では、すでにＳｉ基板１の表面に拡散防止層７が存在
しているが、前述したように熱酸化の際のＯやＨ2 Ｏ等
の酸化因子である酸化種が通過可能なように拡散防止層
７が極薄く形成されていることから、Ｓｉ基板１と拡散
防止層７との界面でＳｉと酸化種とが反応してゲート酸
化膜８が形成される。その結果、Ｓｉ基板１とゲート酸
化膜８との界面準位密度が低くなって、十分に良質なゲ
ート酸化膜８を形成できる。またＮを含むＳｉ層である
拡散防止層７が酸化種の拡散を抑制するため、ゲート酸
化膜８の成長が遅く、ゲート酸化膜８が厚く形成され難
い。よって、例えば膜厚が２ｎｍ〜４ｎｍ程度の極薄い
ゲート酸化膜８を形成できる。
【００２５】さらに、拡散防止層７のＮの分布はゲート
酸化膜８の上層に偏り易いので、Ｓｉ基板１側ではほと
んどＳｉＯ2 膜からなるゲート酸化膜８が形成され、Ｓ
ｉＯＮ膜の生成が抑制される。よって、Ｓｉ基板１側の
ゲート酸化膜８がＳｉＯＮ膜で構成されることによる不
具合、すなわち、Ｓｉ基板１とゲート酸化膜８との界面
準位密度が高くなってチャネルの移動度が低下する等の
不具合の発生を抑えることができる。以上のことから、
本実施形態によれば、高性能かつ高信頼性の微細な埋め
込みチャネル型ＰＭＯＳＦＥＴを形成することができ
る。
酸化膜８の上層に偏り易いので、Ｓｉ基板１側ではほと
んどＳｉＯ2 膜からなるゲート酸化膜８が形成され、Ｓ
ｉＯＮ膜の生成が抑制される。よって、Ｓｉ基板１側の
ゲート酸化膜８がＳｉＯＮ膜で構成されることによる不
具合、すなわち、Ｓｉ基板１とゲート酸化膜８との界面
準位密度が高くなってチャネルの移動度が低下する等の
不具合の発生を抑えることができる。以上のことから、
本実施形態によれば、高性能かつ高信頼性の微細な埋め
込みチャネル型ＰＭＯＳＦＥＴを形成することができ
る。
【００２６】なお、上記実施形態の第２工程では、Ｎの
イオン注入によって拡散防止層７を形成したが、その他
の方法によって拡散防止層７を形成することもできる。
例えばカウンタードープ層６を形成する第１工程を行
い、スルー酸化膜４を除去した後、ＲＴＰ（Rapid Ther
mal Process)もしくは電気炉によってカウンタードープ
層６の表面を窒化することにより、数ｎｍ程度の窒化シ
リコン（Ｓｉ3 Ｎ4)膜からなる拡散防止層７を形成する
ことも可能である。窒化条件としては、例えば、アンモ
ニア（ＮＨ3 ）雰囲気にて、１０５０℃程度の温度で３
０秒程度が一例として挙げられる。
イオン注入によって拡散防止層７を形成したが、その他
の方法によって拡散防止層７を形成することもできる。
例えばカウンタードープ層６を形成する第１工程を行
い、スルー酸化膜４を除去した後、ＲＴＰ（Rapid Ther
mal Process)もしくは電気炉によってカウンタードープ
層６の表面を窒化することにより、数ｎｍ程度の窒化シ
リコン（Ｓｉ3 Ｎ4)膜からなる拡散防止層７を形成する
ことも可能である。窒化条件としては、例えば、アンモ
ニア（ＮＨ3 ）雰囲気にて、１０５０℃程度の温度で３
０秒程度が一例として挙げられる。
【００２７】またはカウンタードープ層６を形成する第
１工程を行い、スルー酸化膜４を除去した後、化学的気
相成長法（ＣＶＤ法）もしくはスパッタリング法等によ
って、カウンタードープ層６の表面にＳｉ3 Ｎ4 膜やＳ
ｉＯＮ膜を堆積することにより拡散層防止層７を形成し
てもよい。
１工程を行い、スルー酸化膜４を除去した後、化学的気
相成長法（ＣＶＤ法）もしくはスパッタリング法等によ
って、カウンタードープ層６の表面にＳｉ3 Ｎ4 膜やＳ
ｉＯＮ膜を堆積することにより拡散層防止層７を形成し
てもよい。
【００２８】上記したＳｉ3 Ｎ4 膜やＳｉＯＮ膜も不純
物拡散を抑制する効果があることが知られている。よっ
て、このような膜からなる拡散防止層７をＳｉ基板１の
表面に形成した後にゲート酸化膜８形成用の熱酸化を行
っても、Ｓｉ基板１のカウンタードープ層６のＢが外方
拡散するのを防止することができ、この熱酸化時に形成
されるゲート酸化膜８にカウンタードープ層６のＢが吸
い上げられる量も抑えることができる。
物拡散を抑制する効果があることが知られている。よっ
て、このような膜からなる拡散防止層７をＳｉ基板１の
表面に形成した後にゲート酸化膜８形成用の熱酸化を行
っても、Ｓｉ基板１のカウンタードープ層６のＢが外方
拡散するのを防止することができ、この熱酸化時に形成
されるゲート酸化膜８にカウンタードープ層６のＢが吸
い上げられる量も抑えることができる。
【００２９】Ｓｉ3 Ｎ4 膜やＳｉＯＮ膜からなる拡散防
止層７を形成したプロセスにおけるＢの不純物濃度分布
の変化を図３に示す。ここで図３の（ａ）はＢＦ2 をイ
オン注入した直後のＳｉ基板１の深さ方向におけるＢの
濃度分布、（ｂ）は拡散防止層７形成直後のＳｉ基板１
の深さ方向におけるＢの濃度分布、（ｃ）はゲート酸化
膜８を形成するための熱酸化後のＳｉ基板１およびゲー
ト酸化膜８の深さ方向におけるＢの濃度分布を示してい
る。なお、図３（ａ）〜（ｃ）において横軸は深さ方
向、縦軸は不純物濃度を示している。
止層７を形成したプロセスにおけるＢの不純物濃度分布
の変化を図３に示す。ここで図３の（ａ）はＢＦ2 をイ
オン注入した直後のＳｉ基板１の深さ方向におけるＢの
濃度分布、（ｂ）は拡散防止層７形成直後のＳｉ基板１
の深さ方向におけるＢの濃度分布、（ｃ）はゲート酸化
膜８を形成するための熱酸化後のＳｉ基板１およびゲー
ト酸化膜８の深さ方向におけるＢの濃度分布を示してい
る。なお、図３（ａ）〜（ｃ）において横軸は深さ方
向、縦軸は不純物濃度を示している。
【００３０】拡散防止層７を形成した直後では、図３
（ａ）に示すほぼガウス曲線状のカウンタードープ層６
のＢの分布が、図３（ｂ）に示すように変化していな
い。また図３（ｃ）に示すように熱酸化を行った後で
は、カウンタードープ層６のＢはＳｉ基板１に内方拡散
する一方、Ｓｉ基板１と拡散防止層７との界面に形成さ
れるゲート酸化膜８にはそのＳｉ基板１側に若干分布す
るもののさらに上方へは拡散防止層７に抑えられて拡散
していかない。このように、図３からもカウンタードー
プ層６におけるＢの外方拡散が拡散防止層７によって抑
制され、またＳｉ基板１と拡散防止層７との界面のゲー
ト酸化膜８に吸い上げられるＢの量も抑えられて、図４
（ｂ）に示す従来よりもカウンタードープ層６における
Ｂの不純物濃度が高濃度に保持されていることが認めら
れる。
（ａ）に示すほぼガウス曲線状のカウンタードープ層６
のＢの分布が、図３（ｂ）に示すように変化していな
い。また図３（ｃ）に示すように熱酸化を行った後で
は、カウンタードープ層６のＢはＳｉ基板１に内方拡散
する一方、Ｓｉ基板１と拡散防止層７との界面に形成さ
れるゲート酸化膜８にはそのＳｉ基板１側に若干分布す
るもののさらに上方へは拡散防止層７に抑えられて拡散
していかない。このように、図３からもカウンタードー
プ層６におけるＢの外方拡散が拡散防止層７によって抑
制され、またＳｉ基板１と拡散防止層７との界面のゲー
ト酸化膜８に吸い上げられるＢの量も抑えられて、図４
（ｂ）に示す従来よりもカウンタードープ層６における
Ｂの不純物濃度が高濃度に保持されていることが認めら
れる。
【００３１】したがって、Ｓｉ3 Ｎ4 膜やＳｉＯＮ膜か
らなる拡散防止層７を形成した場合にも、カウンタード
ープ層６のＰ型不純物量の減少を抑えることができるた
め、Ｎのイオン注入に拡散防止層７を形成した上記実施
形態と同様の効果を得ることができる。
らなる拡散防止層７を形成した場合にも、カウンタード
ープ層６のＰ型不純物量の減少を抑えることができるた
め、Ｎのイオン注入に拡散防止層７を形成した上記実施
形態と同様の効果を得ることができる。
【００３２】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、半導体基板の表面に形成され
た不純物導入層の表面に拡散防止層を形成し、その後半
導体基板を酸化して、この酸化時の不純物導入層の不純
物の外方拡散と、酸化膜に不純物導入層の不純物が吸い
上げられる量とを抑制できるようにしたので、不純物導
入層の不純物量の減少を抑えることができる。よって、
不純物導入層の形成の際により多くの不純物を導入する
必要がなくなるため、半導体基板に内方拡散する不純物
量を低減でき、浅くかつ比較的高濃度の不純物導入層を
形成できるとともに、酸化時の半導体基板面内における
温度ばらつきによって不純物導入層の不純物量がばらつ
くのを極力抑えることができる。したがって、本発明は
短チャネル効果が抑制されかつＶthが安定した埋め込み
チャネル型のＭＯＳＦＥＴの形成に非常に有効な方法と
なる。
装置の製造方法によれば、半導体基板の表面に形成され
た不純物導入層の表面に拡散防止層を形成し、その後半
導体基板を酸化して、この酸化時の不純物導入層の不純
物の外方拡散と、酸化膜に不純物導入層の不純物が吸い
上げられる量とを抑制できるようにしたので、不純物導
入層の不純物量の減少を抑えることができる。よって、
不純物導入層の形成の際により多くの不純物を導入する
必要がなくなるため、半導体基板に内方拡散する不純物
量を低減でき、浅くかつ比較的高濃度の不純物導入層を
形成できるとともに、酸化時の半導体基板面内における
温度ばらつきによって不純物導入層の不純物量がばらつ
くのを極力抑えることができる。したがって、本発明は
短チャネル効果が抑制されかつＶthが安定した埋め込み
チャネル型のＭＯＳＦＥＴの形成に非常に有効な方法と
なる。
【図１】（ａ）〜（ｃ）は本発明に係る半導体装置の製
造方法の一実施形態を工程順に示す断面図である。
造方法の一実施形態を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は、Ｎのイオン注入により拡散
防止層を形成したプロセスにおける不純物濃度分布の変
化を示す図である。
防止層を形成したプロセスにおける不純物濃度分布の変
化を示す図である。
【図３】（ａ）〜（ｃ）は、Ｓｉ3 Ｎ4 膜やＳｉＯＮ膜
からなる拡散防止層を形成したプロセスにおけるＢの不
純物濃度分布の変化を示す図である。
からなる拡散防止層を形成したプロセスにおけるＢの不
純物濃度分布の変化を示す図である。
【図４】（ａ），（ｂ）は、従来法におけるＢの不純物
濃度分布の変化を示す図である。
濃度分布の変化を示す図である。
【図５】従来法におけるイオン注入後、ゲート酸化膜
後、ＲＴＡ後のそれぞれのカウンタードープ層における
Ｓｉ基板深さ方向の不純物濃度分布を示す図である。
後、ＲＴＡ後のそれぞれのカウンタードープ層における
Ｓｉ基板深さ方向の不純物濃度分布を示す図である。
１…Ｓｉ基板、６…カウンタードープ層、７…拡散防止
層、８…ゲート酸化膜
層、８…ゲート酸化膜
Claims (4)
- 【請求項１】 半導体基板の表面に不純物を導入して不
純物導入層を形成する第１工程と、 前記不純物導入層の表面に拡散防止層を形成する第２工
程と、 前記半導体基板を酸化して該半導体基板と前記拡散防止
層との界面に酸化膜を形成する第３工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記拡散防止層を、第３工程で前記半導
体基板の酸化因子になる酸化種が通過可能な膜厚に形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記拡散防止層を、前記不純物導入層の
表面に窒素をイオン注入することによって形成すること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記拡散防止層を、前記不純物導入層の
表面を窒化することにより拡散防止層を形成する、また
は不純物導入層の表面に窒化シリコン膜もしくは窒化酸
化シリコン膜を堆積することにより形成することを特徴
とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954197A JPH1154749A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20954197A JPH1154749A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154749A true JPH1154749A (ja) | 1999-02-26 |
Family
ID=16574523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20954197A Pending JPH1154749A (ja) | 1997-08-05 | 1997-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154749A (ja) |
-
1997
- 1997-08-05 JP JP20954197A patent/JPH1154749A/ja active Pending
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