KR100248211B1 - 반도체 소자의 얕은 접합 형성방법 - Google Patents
반도체 소자의 얕은 접합 형성방법 Download PDFInfo
- Publication number
- KR100248211B1 KR100248211B1 KR1019970057970A KR19970057970A KR100248211B1 KR 100248211 B1 KR100248211 B1 KR 100248211B1 KR 1019970057970 A KR1019970057970 A KR 1019970057970A KR 19970057970 A KR19970057970 A KR 19970057970A KR 100248211 B1 KR100248211 B1 KR 100248211B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- silicon layer
- forming
- transition metal
- metal film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 42
- 150000003624 transition metals Chemical class 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 34
- 230000008569 process Effects 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012421 spiking Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 균일한 깊이를 갖으며, 접합 영역용 불순물들의 외부 방출을 방지할 수 있는 반도체 소자의 얕은 접합 형성방법을 개시한다.
개시된 본 발명은, 소자 분리막이 구비된 반도체 기판을 제공하는 단계, 반도체 기판상에 접합 영역용 불순물이 포함된 실리콘층을 형성하는 단계, 실리콘층 상부에 전이 금속막을 증착하는 단계, 전이 금속막 상에 불순물 확산 방지용 절연막을 형성하는 단계, 반도체 기판 결과물을 열처리 하여, 실리콘층과 전이 금속막의 반응으로 전이 금속막 부분 및 실리콘층의 소정 부분에 실리사이드를 형성하고, 실리콘층내의 불순물들을 확산시키어, 실리사이드화 되지않은 실리콘층에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 접합 영역 형성방법에 관한 것으로, 보다 구체적으로는, 실리사이드막과 접합 영역을 동시에 형성하는 반도체 소자의 얕은 접합 형성방법에 관한 것이다.
최근 활발히 연구되고 있는 최소 선폭이 0.18㎛ 이하의 초 미세, 초고집적 반도체 소자는, 반도체 소자의 밀도, 스위칭 속도의 증가 및 소비 전력의 감소를 위하여 모든 부분의 치수가 축소되어야 하며, 특히, 0.15㎛ 이하의 얕은 접합 깊이를 갖는 접합 영역이 요구된다.
만약, 이에 대응하는 접합 깊이를 확보하기 못하면, 트랜지스터의 접합 영역의 측면 확산이 유발되어, 유효 채널 길이가 감소하게 된다. 이로 인하여, 트랜지스터는 펀치 스루(punchthrough)와 같은 문제점이 발생된다. 일반적으로, 측면 확산의 정도는 접합 깊이에 비례하기 때문에, 접합 깊이를 얕게 형성함으로써 단채 널 현상을 방지할 수 있다.
종래의 얕은 접합을 확보하기 위한 기술이 미국 특허 제 5,217,924호에 자세히 기재되어 있는 바, 이를 도면을 참조하여 개략적으로 설명한다,
이 기술은, 도 1a에 도시된 바와 같이, 예정된 부분에 소자 분리막(2)이 구비된 반도체 기판(1)이 구비된다. 여기서, 반도체 기판은 전이 금속과 실리사이드를 형성할 수 있는 실리콘 기판이다. 이 반도체 기판(1)상에 제 1 전이 금속막(3) 예를들어, 티타늄 금속막을 약 200 내지 600Å 정도로 증착한다.
그리고 나서, 도 1b에 도시된 바와 같이, 제 1 전이 금속막(3)에 접합 영역형성용 불순물을 이온 주입한다.
도 1c를 참조하여, 불순물이 이온 주입된 제 1 전이 금속막(3) 상부에 제 2 전이 금속막(4) 예를들어, 제 1 전이 금속막(3)과 동일한 티타늄 금속막을 약 70 내지 90Å 두께로 증착한다. 이때, 제 2 전이 금속막(4)은 제 1 전이 금속막(3) 내부에 주입된 불순물이 외부로 방출되는 것을 방지하는 역할을 한다.
그후, 도 1d에 도시된 바와 같이, 제 2 전이 금속막(4)이 형성된 반도체 기판(1) 결과물을 소정 온도에서 열처리 공정이 진행한다. 그러면, 제 1 및 제 2 전이 금속막(3,4)이 실리콘으로 된 반도체 기판(1)과 반응하여, 반도체 기판(1)상에 실리사이드막(5)이 형성된다. 이때, 실리사이드막을 형성하기 위한 열처리 공정중, 제 1 전이 금속막(3)내에 존재하고 있는 접합 영역 형성용 불순물이 반도체 기판(1)내로 확산되어 접합 영역(6)이 형성된다. 그후, 반응되지 않은 불필요한 제 1 및 제 2 전이 금속막(3,4)을 제거한다.
그러나, 상기와 같은 종래의 얕은 접합용 형성방법에 따르면 다음과 같은 문제점이 발생된다.
먼저, 상기와 같은 반도체 소자가 형성되는 기판 즉, 웨이퍼는 단일 가공에 의하여 형성되고, 웨이퍼 상부에 실리사이드막용 제 1 전이 금속막(3)의 증착되는 공정도 또한 개별 웨이퍼 별로 진행된다.
이러한 이유로, 웨이퍼 상에 각각 형성되는 제 1 전이 금속막(3)들은 균일한 두께로 증착되었다 할지라도, 약간이 차이가 있어, 심할 경우, 두께 균일도 차가 약 3 내지 10 % 정도가 발생된다. 또한 개별 웨이퍼의 형성 공정시에도, 단일 웨이퍼 표면에 있어서, 그 표면의 거칠기 또는 웨이퍼의 두께가 균일하지 못하게 되는 경우에는, 제 1 전이 금속막(3)의 두께 균일도가 저하된다.
상기와 같이 제 1 전이 금속막(3)이 한 웨이퍼상 부분적으로, 또는 개개의 웨이퍼별로 불균일한 두께를 갖게되면, 열처리시 제 1 전이 금속막(3)에 포함된 불순물을 확산시키는데 있어서, 균일한 깊이로 확산시키기는 것이 어렵게 되어, 접합 깊이의 재현성이 떨어지게 되는 문제점이 발생된다.
또한, 상기와 같이, 제 1 전이 금속막(3)에 접합 영역 형성용 불순물을 이온 주입하게 되면, 제 1 전이 금속막(3)은 비정질 상태로 변화하게 된다. 그렇게되면, 비정질화된 제 1 전이 금속막(3)의 표면에서는 자연 산화막이 성장된다. 이것은 실리사이드막 형성 공정이후, 미반응된 전이 금속막을 제거하는 단계시, 제 1 전이 금속막(3)을 용이하게 제거할 수 없게 한다.
또한, 실리사이드막을 형성하기 위한 열처리 공정과 동시에 접합 영역 형성용 불순물을 기판내로 확산시키게 되면, 상기 불순물들이 외부 방출(out-gassing)되어, 불순물 농도를 조절하는 데 어려움이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 균일한 깊이를 갖으며, 접합 영역용 불순물들의 외부 방출을 방지할 수 있는 반도체 소자의 얕은 접합 형성방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1d는 종래의 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 소자 분리막
13 : 실리콘층 14 : 전이 금속막
15 : 절연막 16 : 실리사이드막
17 : 접합 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 소자 분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 접합 영역용 불순물이 포함된 실리콘층을 형성하는 단계; 상기 실리콘층 상부에 전이 금속막을 증착하는 단계; 상기 전이 금속막 상에 불순물 확산 방지용 절연막을 형성하는 단계; 상기 반도체 기판 결과물을 열처리 하여, 상기 실리콘층과 전이 금속막의 반응으로 상기 전이 금속막 부분 및 실리콘층의 소정 부분에 실리사이드를 형성하고, 상기 실리콘층내의 불순물들을 확산시키어, 실리사이드화 되지않은 실리콘층에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 실리사이드막과 접합 영역을 동시에 형성하는 공정시, 불순물이 포함된 실리콘층내에 실리사이드막과 접합 영역을 동시에 형성하므로써, 접합 영역의 깊이를 균일하게 제어한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 얕은 접합 형성방법을 설명하기 위한 각 제조공정별 단면도이다.
먼저, 도 2a를 참조하여, 예정된 부분에 소자 분리막(12)이 구비된 반도체 기판(11)이 구비된다. 여기서, 반도체 기판(11)은 전이 금속과 함께 실리사이드를 형성할 수 있는 실리콘 기판이다. 이 반도체 기판(11)상에는 접합 영역 및 실리사이드를 형성하기 위한 실리콘층(13)을 형성한다. 이 실리콘층(13)은 접합 영역의 깊이와 실리사이드막의 두께를 고려하여 증착되며, 약 1000 내지 2000Å의 두께로 증착함이 바람직하다. 여기서, 상기와 같은 두께로 실리콘층(13)을 증착하는 것은, 접합 영역의 높이(실리사이드가 포함된 접합 영역의 높이)가 게이트 전극(2000 내지 3000Å)의 높이보다는 작도록 하여야 하고, 실리콘층(13)의 두께가 1000Å 이하에서는 접합 영역과 실리사이드막이 동시에 최적화될 수 없기 때문이다. 또한, 실리콘층(13)은 반도체 기판 표면의 손상을 보상하는 역할 또한 한다. 즉, 상기 반도체 기판은, 웰 공정, 소자 분리 공정등에 의하여 반도체 기판(11) 표면이 손상될 수 있다. 이러한 손상된 표면에 접합 영역을 형성하게 되면, 접합 스파이킹과 같은 문제점이 발생될 수 있다. 따라서, 반도체 기판상에 양질의 실리콘층을 성장시키어, 그 층에서 접합 영역을 형성하게 되면, 전기적 신뢰도를 개선할 수 있다. 이 실리콘층(13)으로는 폴리실리콘막, 비정질 실리콘막, 에피택셜 실리콘층 중 선택되는 하나의 막이 이용될 수 있다. 여기서, 상기 폴리실리콘막은 650 내지 850℃의 온도 범위에서, 저압 화학 기상 증착을 이용한 SiH4가스의 열분해에 의하여 형성할 수 있고, 비정질 실리콘막은 약 350 내지 550℃의 온도 범위에서 형성할 수 있다. 상기 에피택셜 실리콘층의 경우에는 기상 에피택시법으로 형성하되 SiH4, SiHCl3, SiH2Cl2중 하나의 기체를 이용하여 수소 원자의 치환반응으로 반도체 기판(11) 표면에는 실리콘층을 형성하고, 소자 분리막(12) 상에는 폴리실리콘층을 성장시킨다.
그후, 도 2b에 도시된 바와 같이, 실리콘층(13)에 접합 영역 형성용 불순물을 이온 주입한다. 이때, 불순물로는 예를들어, P모스를 형성할 경우, B(붕소) 이온을 주입하고, N모스를 형성할 경우에는, P(인) 또는 As(비소) 이온을 주입한다. 상기 불순물은 20 내지 30 KeV의 에너지로, 1014내지 1017원자/㎠의 조건으로 이온 주입한다.
도 2c를 참조하여, 불순물이 이온 주입된 실리콘층(13) 상부에 전이 금속막(14) 예를들어, 티타늄 금속막을 약 300 내지 800Å 두께로 증착한다. 이때, 티타늄 금속막은 300Å 이하에서는 양질의 실리사이드막을 형성하기 어렵고, 800Å 이상으로 증착하게 되면, 티타늄 금속막 자체의 스트레스가 소자에 미치게 될 수 있다. 이 전이 금속막(14) 상에 절연막(15)을 약 7000 내지 10000Å 두께로 증착한다. 이때, 절연막(15)은 이후에 진행되어질 열 처리시, 접합 영역 형성용 불순물의 외부 확산을 차단하는 역할을 하며, 이 절연막(15)으로는 막의 치밀성 및 매립 능력이 우수한 오존-TEOS막이 이용될 수 있다. 일반적으로 오존은 TEOS 분해나 산화 반응의 활성화 에너지를 낮추는 역할을 하며, TEOS는 기체 상태로부터 흡착되고 다시 기판에서 에틸렌과 수분을 방출하면서 과중합 반응을 하게 된다. 이에 따라, 오존의 농도가 증가되면 이러한 반응이 증가되어 TEOS막이 보다 치밀해지고 대기 방치시에도 흡습이 적게된다. 또한, 오존 농도가 증가되면, 수축이 작고 습식 식각 속도가 느려지면서 간격 매립 능력이 증대된다.
그후, 도 2d에 도시된 바와 같이, 반도체 기판(11) 결과물을 소정 온도 예를들어, 800 내지 950℃에서 열처리한다. 여기서, 상기 온도는 티타늄 금속막이 실리콘과 반응하는 온도 범위이다. 그러면, 이 열처리 공정중, 전이 금속막(14)과 실리콘층(13)이 반응하여, 실리사이드막(16)이 형성된다. 이때, 실리사이드막(16)은 전이 금속막 부분(14) 및 실리콘층(13)의 전체 두께에 40 내지 70%를 차지하게 된다.
이와 동시에, 실리콘층(13)내에 이온 주입된 접합 영역 형성용 불순물들은 반응되지 않은 실리콘층(13)으로 확산되어, 상기 실리콘층(13)내에 접합 영역(17)이 형성된다. 여기서, 접합 영역(17)은 일부 반응되지 않은 실리콘층(13)에 형성되므로, 실리사이드막의 형성두께에 따라 접합 영역의 깊이를 제어할 수 있게 된다. 따라서, 접합 영역의 깊이 균일도를 제어할 수 있게 된다.
도 2e를 참조하여, 절연막(15)을 실리사이드막(16) 표면이 노출되도록 화학적 기계적 연마 방식으로 제거한다. 절연막(15)은 소자 분리막(12) 사이의 반도체 기판(11) 상에 존재하게 된다.
이어서, 도 2f에 도시된 바와 같이, 일부 제거된 절연막(15)을 마스크로 하여, 소자 분리막(12) 상의 실리사이드막(16) 및 접합 영역(17)을 제거한다.
여기서, 상기 절연막(15)를 연마하는 단계시, 소자 분리막이 노출되도록 연마할 수 있다.
그후의 공정에 대하여는 설명하지 않았지만, 후속으로, 접합 영역(17) 상의 실리사이드막과 콘택되도록 금속 배선을 형성한다.
여기서, 상기 절연막(15)은 금속 배선(도시되지 않음)과 접합 영역(17)을 절연시키는 층간 절연막의 역할을 할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 실리사이드막과 접합 영역을 동시에 형성하는 공정시, 불순물이 포함된 실리콘층내에 실리사이드막과 접합 영역을 동시에 형성하므로써, 접합 영역의 깊이를 균일하게 제어할 수 있는 장점이 있다.
또한, 실리사이드막상에 불순물 외부 확산 방지용 절연막이 구비되어, 접합 영역용 불순물이 열처리시 외부로 확산되는 것을 방지할 수 있다.
또한, 실리사이드 형성후, 미반응된 전이 금속막을 선택적으로 식각하는 단계가 삭제되어, 자연 산화막으로 인하여 미반응된 전이 금속막이 잔존하는 일이 없다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 소자 분리막이 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판상에 접합 영역용 불순물이 포함된 실리콘층을 형성하는 단계;상기 실리콘층 상부에 전이 금속막을 증착하는 단계;상기 전이 금속막 상에 불순물 확산 방지용 절연막을 형성하는 단계;상기 반도체 기판 결과물을 열처리 하여, 상기 실리콘층과 전이 금속막의 반응으로 상기 전이 금속막 부분 및 실리콘층의 소정 부분에 실리사이드를 형성하고, 상기 실리콘층내의 불순물들을 확산시키어, 실리사이드화 되지않은 실리콘층에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 실리콘층은, 폴리 실리콘막, 비정질 실리콘막, 에피택셜 실리콘막중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 절연막은 오존 TEOS막인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 실리콘층의 두께는 1000 내지 2000Å인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 전이 금속막은 티타늄 금속막인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 5 항에 있어서, 상기 티타늄 금속막의 두께는 300 내지 800Å인 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 열처리 공정은 약 800 내지 950℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
- 제 1 항에 있어서, 상기 열처리 하여 접합 영역을 형성하는 단계 이후에, 상기 절연막을 상기 실리사이드막이 노출되도록 제거하는 단계; 상기 남아있는 절연막을 마스크로 하여, 노출된 실리콘층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 얕은 접합 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057970A KR100248211B1 (ko) | 1997-11-04 | 1997-11-04 | 반도체 소자의 얕은 접합 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057970A KR100248211B1 (ko) | 1997-11-04 | 1997-11-04 | 반도체 소자의 얕은 접합 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990038307A KR19990038307A (ko) | 1999-06-05 |
| KR100248211B1 true KR100248211B1 (ko) | 2000-03-15 |
Family
ID=19524122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970057970A KR100248211B1 (ko) | 1997-11-04 | 1997-11-04 | 반도체 소자의 얕은 접합 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100248211B1 (ko) |
-
1997
- 1997-11-04 KR KR1019970057970A patent/KR100248211B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990038307A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5304510A (en) | Method of manufacturing a multilayered metallization structure in which the conductive layer and insulating layer are selectively deposited | |
| US5198387A (en) | Method and apparatus for in-situ doping of deposited silicon | |
| US20060289902A1 (en) | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer | |
| US5967794A (en) | Method for fabricating a field effect transistor having elevated source/drain regions | |
| US6376318B1 (en) | Method of manufacturing a semiconductor device | |
| KR20010063781A (ko) | 반도체소자의 제조방법 | |
| US6225171B1 (en) | Shallow trench isolation process for reduced for junction leakage | |
| US5882990A (en) | Manufacturing method for wafer slice starting material to optimize extrinsic gettering during semiconductor fabrication | |
| CA1208805A (en) | Vertically isolated complementary transistors | |
| US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
| KR100314715B1 (ko) | 고저항막상에열질화막을가지는반도체장치및그제조방법 | |
| US6727569B1 (en) | Method of making enhanced trench oxide with low temperature nitrogen integration | |
| KR100248211B1 (ko) | 반도체 소자의 얕은 접합 형성방법 | |
| US5612247A (en) | Method for fabricating isolation region for a semiconductor device | |
| JP2685033B2 (ja) | Ｍｉｓ型ｆｅｔおよびその製造方法 | |
| KR20010037844A (ko) | 반도체 소자의 트렌치형 소자 분리막 형성방법 | |
| KR100219102B1 (ko) | 신뢰성있는 반도체 소자를 제조하기 위한 방법 | |
| JP2953447B2 (ja) | 溝分離型半導体装置の製造方法 | |
| EP0429885B1 (en) | Method of in-situ doping of deposited silicon | |
| US6162714A (en) | Method of forming thin polygates for sub quarter micron CMOS process | |
| KR100272276B1 (ko) | 반도체디바이스의제조방법 | |
| KR100365740B1 (ko) | 질소확산을이용한트렌치소자분리방법 | |
| KR100393964B1 (ko) | 에스램 소자의 게이트 형성 방법 | |
| KR100671562B1 (ko) | 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법 | |
| KR100402105B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051118 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |