KR100366805B1 - 전계 방사형 전자원 및 그 제조방법과 사용법 - Google Patents

전계 방사형 전자원 및 그 제조방법과 사용법 Download PDF

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콘도유키히로
오카나오마사
코시다노부요시
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Abstract

전계방사형 전자원의 표면전극의 소정 영역에서 전자를 방출하는 어레이를 제조하는 방법과, 전계방사형 전자원에 관한 것으로, 전계방사형 전자원(10)은 p형 실리콘 기판(1)의 도전성 기판과, p형 실리콘 기판(1)의 주표면상의 확산층의 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역(8) 상에 형성되어 n형 영역(8)에서 주입된 전자를 드리프트하기 위한 산화된 다공질화 다결정 실리콘으로 이루어진 강전계 드리프트층(6)과, 강전계 드리프트층(6) 사이에 형성된 다결정 실리콘층(3)과, 강전계 드리프트층(6)과 다결정 실리콘층(3) 상에 n형 영역(8)과 교차하도록 스트라이프 형태로 형성된 도전성 박막의 표면전극(7)으로 이루어진다. 전압을 인가한 n형 영역(8)과 표면전극(7)의 한 쌍을 선택하여, 전압이 인가된 표면전극(7)과, 전압이 인가된 n형 영역(8)의 조화에 의한 교차점(crossing point)에서 전자가 방출되므로, 표면전극(7)의 소정 영역에서 전자를 방전할 수 있다.

Description

전계 방사형 전자원 및 그 제조방법과 사용법{FIELD EMISSION SOURCE, METHOD FOR PRODUCING THE SAME, AND ITS USE}
본 발명자는 전기적 도전성 기판(electrically conductive substrate) 상에 열산화하여 다공질화 다결정 실리콘층(porous polycrystal silicon layer)을 형성하고, 열산화된 다공질화 다결정 실리콘층 상에 금속박막(thin metal film)으로 이루어진 표면전극(surface electrode)을 형성하는 것에 의한 평면형 전계방사형 전자원을 제안한다.(일본 특허 65592/1998)
전계방사형 전자원은 표면전극을 양극(positive electrode)으로 하여 표면전극과 도전성 기판 사이에 DC(direct current)전압을 인가하고, 표면전극을 음극(negative electrode)으로 하여 표면전극과 표면전극의 반대편에 위치한 콜렉터 전극(collector electrode)에 DC전압을 인가하는 것에 의해 표면전극의 표면을통하여 전자들을 방사한다.
도 22에 도시한 바와 같이, 이러한 형태의 전계방사 전자원을 이용한 디스플레이 장치는 전계방사형 전자원(10')의 표면전극(7) 반대편에 위치한 투명기판(glass substrate)(33)으로 구성된다.
한편, 전계방사 전자원(10')의 반대편에 위치한 투명기판(33)의 표면에 스트라이프(stripe) 형태로 콜렉터 전극(31)들이 형성되고, 표면전극(7)들에 의해 전자빔이 방사되도록 조사될 때, 가시광을 발광하는 콜렉터 전극(31)을 덮도록 형광체층(phosphor layer)(32)이 형성된다.
전계방사 전자원(10')는 전기적 도전성 기판인 n형 실리콘 기판(1') 상에 형성된 열산화된 다공질화 다결정 실리콘층(thermally oxidized porous polycrystal silicon layer)(6)과, 다공질화 다결정 실리콘층(6) 상에 스트라이프 형태로 형성된 표면 전극(7)을 갖는다.
그리고, n형 실리콘 기판(1')은 그 뒷면(back surface) 상에 형성된 오믹 전극(ohmic electrode)(2)을 갖는다.
위에서 설명한 상기 디스플레이 장치는 평면형(planar) 전계방사 전자원(10')의 소정 영역에서 전자를 방출하도록 하는 영역에 선택적으로 전압을 인가해야한다.
그러므로, 이러한 형태의 디스플레이 장치에서, 스트라이프 형태로 형성된 표면전극(7)과, 표면전극(7)과 직각으로 교차하도록 스트라이프 형태로 형성된 콜렉터 전극들(31)을 형성한다.
그리하여, 콜렉터 전극들(31)의 일부와, 표면전극들(7)의 일부와, 이들 사이에 선택적으로 인가된 전압(강전계)에 의해 전압이 인가되는 표면전극(7)에서만 전자들이 방출된다.
전압이 인가된 콜렉터 전극(31)의 반대편의 표면전극들(7)의 소정 영역에서만 전자들이 방출되도록 촉진되므로, 형광체는 빛을 방사하는 콜렉터 전극(31)을 덮도록 한다.
결론적으로, 도 22에 도시된 디스플레이 장치에서, 특정 표면전극(7)과 특정 콜렉터전극(31)에 전압이 인가되는 것에 의해 전압이 인가된 전극들(7,31)과 대응하는 부분에서만 형광체층(32)으로 빛이 방사된다.
전압이 인가된 표면전극(7)과 콜렉터 전극(31)의 스위칭에 의해 이미지(image) 또는 문자(character)가 디스플레이되어 질 수 있다.
그러나, 위에서 설명한 상기 디스플레이 장치는 전계방사 전자원(10')에 의해 전자들이 방출되어 형광체층(32)이 빛을 방사하도록 콜렉터 전극(31)에 고전압을 인가하는 것에 의한 전자들의 촉진을 필요로 한다.
그리고, 일반적으로 전계방사형 전자원을 이용한 디스플레이 장치인 경우에, 콜렉터전극(31)에 수백 내지 수천 볼트의 고전압을 인가한다.
그러나, 도 22에 도시한 바와 같이, 전계방사형 전자원(10')을 이용한 디스플레이 장치는 콜렉터 전극(31)에 인가된 수백 내지 수천 볼트의 고전압의 스위치가 필요하다.
그러므로, 가장 비싼 가격의 내 전압(withstanding voltage)을 갖는 스위칭 소자(switching element)를 사용하도록 요구되는 고전압의 스위칭을 할 때, 갑자기 전압이 증가하는 문제들이 증가한다.
예를 들어, 콜렉터 전극(31)에 1mA의 콜렉터 전류가 흐르고, 1kV의 콜렉터 전압이 공급된다고 가정하면, 스위칭 소자는 각각의 콜렉터 전극들(31)에 대해 1W의 용량을 갖고, 단순한 스위칭 소자는 콜렉터 전극들(31)의 수가 매우 많아지게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 고전압이 인가되는 콜렉터 전극들의 스위칭없이 표면 전극의 소정 영역에서 선택적으로 전자들을 방출하는 전계방사형 전자원 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명은 반도체 물질을 이용한 강전계방사(strong electric field emission)를 통해서 전자빔을 방사하는 전계방사형 전자원 및 그 제조방법 및 사용법에 관한 것이다.
본 발명은 미국 특허 09/140,647(전계방사형 전자원 어레이 및 그 제조방법 및 사용법)의 개선된 것이다.
도 1a 내지 도 1g는 본 발명에 따른 제 1 제조공정단면도.
도 2a 내지 도 2i는 본 발명에 따른 제 2 제조공정과 제 3의 변화된 제조공정단면도.
도 3a 내지 도 3f는 본 발명에 따른 제 3 제조공정단면도.
도 4a 내지 도 4e는 본 발명에 따른 제 4 제조공정단면도.
도 5a 내지 도 5i는 본 발명에 따른 제 5 제조공정단면도.
도 6a 내지 도 6f는 본 발명에 따른 제 6 제조공정단면도.
도 7은 제 1 실시 예의 구조사시도.
도 8은 도 7의 주요 부분의 투시도.
도 9는 도 7의 부분 구조단면도.
도 10a 내지 도 10f는 제 1 실시 예의 주요공정단면도.
도 11은 제 2 실시예의 구조사시도.
도 12는 도 11의 주요 부분 사시도.
도 13은 도 11의 부분 구조단면도.
도 14a 내지 도 14d는 제 2 실시 예의 주요공정단면도.
도 15는 제 3 실시 예의 구조사시도.
도 16은 도 15의 부분 사시도.
도 17a 내지 도 17f는 제 3 실시 예의 주요공정단면도.
도 18은 제 4 실시 예의 구조사시도.
도 19는 도 18의 부분 사시도.
도 20a 내지 도 20e는 제 4 실시 예의 주요공정단면도.
도 21a 내지 도 21d는 도 20에 따른 제 4 실시예의 주요공정단계 단면도.
도 22는 종래 기술의 디스플레이 장치의 구조사시도.
도 23은 제 5 실시 예의 구조사시도.
도 24는 제 6 실시 예의 구조사시도.
도 25a 내지 도 25c는 제 7 실시 예의 전계방사 전자원의 C-C선에 따른 부분 단면도
도 26a 내지 도 26c는 제 8 실시 예의 전계방사 전자원의 C-C선에 따른 부분 단면도.
도 27a와 도 27b는 제 9 실시 예의 전계방사 전자원의 C-C선에 따른 부분 단면도.
도 28a와 도 28b는 제 9 실시 예의 전계방사 전자원의 B-B 선에 따른 부분적인 확대 구조단면도.
도 29a와 도 29b는 제 9 실시 예의 전계방사 전자원의 B-B선에 따른 변화된부분적인 확대 구조단면도.
도 30a 내지 도 30c는 제 10 실시 예의 전계방사 전자원의 C-C선에 따른 부분적인 구조도.
도 31a 내지 도 31c는 제 11 실시 예의 전계방사 전자원의 C-C선에 따른 부분적인 구조도.
도 32a 내지 도 32f는 제 12 실시 예의 주요공정단면도.
도 33은 제 13 실시 예의 구조단면도.
도 34는 제 14 실시 예의 구조사시도.
도 35a 내지 도 35d는 제 15 실시 예의 주요공정사시도.
도 36a 내지 도 36d는 제 16 실시 예의 주요공정사시도.
도 37은 제 17 실시 예의 구조사시도.
위에서 설명한 목적을 달성하기 위해서, 본 발명의 전계방사형 전자원의 특징은 주표면들 중에 적어도 어느 하나 위에 위치한 도전체층으로부터 형성될 수 있는 하부전극(lower electrode)을 갖는 도전성 기판과; 도전성 기판의 도전체층 상에 형성된 강전계 드리프트층과; 강전계 드리프트층 상에 형성된 도전성 박막과, 도전성 박막을 양극으로 하여 도전성 기판의 도전성 박막과 도전체층에 전압을 인가하는 것에 의해 도전성 기판에서 강전계 드리프트층으로 주입된 전자들을 드리프트시키고 도전성 박막을 통해서 방출시키는 전계방사형 전자원 어레이에 있어서, 도전성 기판 위의 도전체층은 소정의 간격을 두고 병렬로 나열되는 복수개의 스트라이프(stripe) 형태로 형성되고, 도전성 박막은 상기 강전계 드리프트층을 경유하여 스트라이프 형태의 도전체층에 대향하고 교차하도록 소정의 간격을 두고 병렬로나열되는 복수개의 스트라이프 형태로 형성되며,
강전계 드리프트층은 산화 또는 질화된 다공질화 다결정 반도체층이고, 스트라이프 형태의 도전체층과 스트라이프 형태의 도전성 박막의 각 교차점들에 있는 도전체층과 도전성 박막 사이에 강전계 드리프트층 영역들을 가지며, 도전성 기판 위에 소정의 간격을 두고 배열되는 복수개의 전자원들을 포함하여 구성되는데 있다.
본 발명에 따르면, 하부전극과 표면전극과 그들에 인가하는 전압의 선택에 의해서 전자들은 하부전극을 교차하여 표면전극의 선택된 지역에서만 방출될 수 있다.
그러므로, 첫째로, 표면전극들의 소정 영역에서만 전자들이 방출될 수 있다.
또한, 둘째로, 표면 전극의 대향편에 콜렉터전극이 위치하는 것과 같은 형상을 갖는 디스플레이 장치의 경우에 콜렉터 전극에 인가되는 수백에서 수천 볼트의 고전압을 스위치하는 회로를 제거할 수 있다.
그러므로, 본 발명은 표면전극의 소정 영역으로부터 선택적으로 전자를 방출할 수 있는 전계방사 전자원 어레이의 크기와 비용을 절감하는 장점이 있다.
불순물 층은 도전체층을 있고 반도체층을 절연성 기판 상에 형성.
"도전성 기판"은 주표면 상에 형성된 전계방사 전자원의 음극으로서의 도전체층과 진공중에서 적층된 다결정 반도체층을 지지하는 강도(strength)를 갖는 기판을 말한다.
일반적으로, "도전성 기판"은 p형 반도체인 경우에, 주표면들 중의 한 곳에형성된 p형 반도체층의 소정 영역에 n형 불순물이 도핑된 전도체층을 형성한 기판을 의미한다.
또한, 절연성 기판인 경우에, 절연 기판 상에 형성된 금속층을 갖는 기판을 의미한다.
전도체층이나 n형 불순물로 도핑된 전도체층으로 구성되는 금속층은 소정 간격을 두고 스트라이프 형태로 기판 상에 형성된다.
이러한 구조를 갖는 절연 기판인 경우에는 절연 기판 상의 불순물 확산(diffusion)층으로 구성되는 전도체층들을 갖는 반도체층을 제조함으로서 이용될 수 있다.
반도체층 상에 전도체층을 형성하는 경우에, 누설(leak) 전류가 전도체층을 통과하여 흐르지 않도록 전도체층과 반대 극성(전도성 타입)의 불순물층이 형성되는 것이 바람직하다.
일반적으로, p형 반도체가 기판으로 사용되는 경우에, 전도체층은 n형 불순물층으로 만들어지고, 그것을 절연하는 층은 p형 불순물층으로 만들어진다.
대형 기판을 만들기 위해서는, 유리(glass)와 같은 절연성 기판을 사용하고, 기상증착법(vapor deposition)이나 그와 유사한 방법에 의해 금속박막과 같은 전도체층을 형성하는 것이 바람직하다.
전도체층의 스트라이프는 각각 수십에서 수백 마이크로미터의 폭으로 각각 수백 마이크로미터의 간격을 가지고 병렬로 배치된다.
전도체층의 두께는 금속일 경우에는 수백Å에서 수 마이크로미터이고, 확산층일 경우에는 수 마이크로미터이다.
또 한편으로는, 다결정 반도체층이 Si, Ge, C와 같은 Ⅳ족 다결정 물질로 만들어지고, Ⅳ-Ⅳ족 화합물 SiC, Ⅲ-Ⅳ족 화합물 GaAs, GaN, InP, Ⅱ-Ⅵ족 합성인 ZnSe, 또는 다른 다결정 반도체로 이루어지고, 다결정 실리콘은 양극산화공정에 의해서 다공질화되고, 이어지는 산화 또는 질화공정에 의해서 결정표면에 쉽게 절연막이 형성될 수 있기 때문에, 강전계 드리프트층을 형성하는 것이 바람직하다.
강유전계 드리프트층의 자세한 설명은 미국특허 09/140,647, 일본특허 272342/1998과 115707/1999를 참조하면 된다.
드리프트층들 사이에 발생하는 전류 누설을 방지하기 위해서, p형 반도체층을 갖는 기판을 사용할 때 강전계 드리프트 층들 사이에 p형 불순물을 도핑하거나, 절연층을 강전계 드리프트층 상부에 형성하여 전류 누설을 막을 수 있다.
또한, 반도체의 한 부분은 그루브(groove)의 안쪽 표면에 절연층이 형성될 수 있도록 식각 공정이나 절연층으로 채워질 수 있는 식각된 공간에 의해 강유전계 드리프트층들 사이를 제거할 수 있다.
강유전계 드리프트층은 전도성 기판 상의 다결정 반도체층의 형성에 의해 형성될 수 있다.
거기에, 양극산화공정을 시행하고, 그로 인해, 다결정 반도체층 전부 또는 다공질 구조 안에 위치한 전도체층 상의 상부에 다결정 반도체층화 한다.
강전계 드리프트층의 한 부분이 형성되어 덮이고, 강전계 드리프트층의 또 다른 부분이 식각한 후 양극처리(anodization)에 의해 제거될 때, 모든 층을 더욱쉽게 다공질화 한다.
다결정 실리콘의 다결정 반도체인 경우에, 전도성 기판 상의 강전계 드리프트층을 형성하는 조건과, 양극처리와 산화 또는 질화의 조건은 미국특허 09/140,647에 자세히 설명되어 있다.
위에서 설명한 바와 같이, 강전계 드리프트층을 구성하는 다결정 반도체층의 인접한 강전계 드리프트층 사이의 소정 부위가 식각에 의해서 제거되는 것에 의해서, 반도체 기판의 주표면을 노출하고, 최소한 노출된 반도체 기판의 주표면 상에 절연막을 형성하므로, 인접한 강전계 드리프트층 사이의 절연성이 향상될 수 있다.
반도체 기판으로 실리콘 기판이 사용될 때, 도전체층으로 n형 확산층을 사용하고, 절연층으로 산화 실리콘층 사용하는 것이 바람직하다.
바람직한 실시 예에서, p형 실리콘 기판의 주표면 상에 형성된 질화 실리콘막을 스트라이프 형태로 형성하고, 질화 실리콘막에 의해서 덮혀지지 않은 p형 실리콘 기판의 주표면의 소정 영역을 선택적으로 산화함으로서 산화 실리콘층을 형성하고, 질화 실리콘층을 제거한 후, p형 실리콘 기판 내의 주표면측 상에 인접한 산화 실리콘층들 사이에 n형 영역을 형성하고, n형 영역 상에 다결정 반도체층을 형성하고, 양극산화공정을 수행하여 다결정 반도체층을 다공질화하고, 다공질화된 다결정 반도체층을 산화하여 강전계 드리프트층을 형성하고, 강전계
드리프트층 상에 n형 영역에 교차하도록 금속박막으로 이루어진 표면전극들을 형성한다.
위에서 설명한 전계방사형 전자원 어레이에서, 도전성 기판 상에 도전체층(예를 들어, n형 영역)과 강전계 드리프트층을 스트라이프 형태로 형성할 때, 도전체층들 사이 또는 강전계 드리프트층들 사이에 누설 전류가 흐를 수 있는 가능성이 있다.
이러한 누설 전류가 흐를 경우, 전압이 인가되지 않은 도전체층 상에 위치한 표면전극에서 전자가 방출되므로, 디스플레이 장치에서 누화(cross-talk)의 원인이 된다.
그러므로, 표면전극들의 소정 영역에서 선택적으로 전자가 방출되는 피해가 커질 가능성이 있다.
본 발명의 두 번째 목적은, 낮은 가격과 소형화할 수 있는 전계방사형 전자원 어레이를 제공하고, 거기에 누설 전류를 방지하는 표면전극의 소정 영역에서 선택적으로 전자를 방출할 수 있는 전계방사형 전자원을 제공하는데 있다.
본 발명에 따르면, 위에서 설명한 두 번째 목적을 달성하기 위해서, 먼저 전계방사형 전자원 어레이의 반도체층에 도전성 기판이 형성된 경우는, 주표면측 상에 형성된 도전체층(불순물 확산층)들 사이에 고불순물 농도 확산층이 형성된다.
확산층들 사이에 고불순물 농도 확산층을 형성하는 것에 의해, 확산층들 사이에 누설 전류가 흐르는 것을 방지한다.
둘째로, 강전계 드리프트층들 사이의 다결정 반도체층에 p형 불순물을 도핑하는 것에 의해 p형 영역을 형성하고, 강전계 드리프트층들 사이에 누설 전류가 흐르는 것을 방지한다.
이러한 경우에, 표면전극과 p형 불순물로 도핑된 다결정 반도체층 사이의 계면(interface)에 절연층을 삽입하는 것에 의해, 전도성 기판에서 다결정 반도체층을 매개로 하여 표면전극에 누설 전류가 흐르는 것을 방지한다.
세 번째로, 강전계 드리프트층 사이에 형성된 다결정 반도체층을 p형 영역에 형성하는 것은 표면전극들 사이의 부위의 일부 및 도전체층들 사이의 부위의 일부에 식각 공정에 의한 강전계 드리프트층들 사이의 강전계 드리프트층이나 다결정 반도체층을 제거함으로서 두께의 방향으로 절연 그루브(groove)가 형성될 수 있다.
절연 그루브의 내부 표면은 절연층으로 덮여질 수 있거나, 절연성을 향상하는 절연 물질로 채워질 수 있다.
그로 인해, 강전계 드리프트층들 사이에 누설 전류가 흐르는 것을 억제할 수 있다.
또한, 누설 전류가 전도성 기판에서 표면전극이나 표면전극들 사이로 흐르는 것을 방지할 수 있다.
네 번째로, 반도체 기판의 뒷면에 반도체 기판과 연결된 뒷면전극(back electrode)이 형성되고, 뒷면전극을 이용하는 반도체 기판의 전위를 제어함으로서, 전도체층 사이에 누설 전류가 흐르는 것을 방지할 수 있다.
다섯 번째로, 전도성 기판과 다결정 반도체층 사이에 절연층을 형성하고, 다결정 반도체층을 통하여 반도체 기판과 반도체층에서 표면전극이나 인접한 강전계 드리프트층으로 누설 전류가 흐르는 것을 방지한다.
전도성 기판 내의 주표면측에 불순물 확산층과 같은 전도체층이 형성되는 경우에, 폭(width) 방향의 불순물 확산 영역 양측에 고농도 불순물층이 형성된다.
불순물 확산층은 p형 반도체 기판 상에 n형 영역으로 형성되는 것이 바람직하고, 그러므로, n형 영역보다 고불순물 농도를 갖는 n+ 층이 n형 영역에 인접하도록 함께 형성된다.
이러한 구조는 n형 영역의 불순물 농도가 감소될 때, n형 영역과 n+층이 서로 인접하기 때문에, n형 부분의 전체 저항이 감소하도록 한다.
더욱이, n+층 내에 고불순물 농도의 n++층이 형성되면, 강전계의 집중(convergence)이 방지될 수 있어서 절연내압(insulation withstanding voltage)이 향상된다.
표면전극이 강전계 드리프트층을 교차하도록 위치하면, 강전계 드리프트층에서 표면전극을 통하여 방출되는 전자의 직진성이 방해될 수 있다.
그러므로, 본 발명의 세 번째 목적은 전자의 직진성을 유지하도록 표면전극의 소정 영역에서 선택적으로 전자를 방출하는 향상된 성능을 갖는 전계방사형 전자원을 제공하는데 있다.
본 발명에 따르면, 강전계 드리프트층들 사이에 발생하는 누화를 방지하기 위해서, 강전계 드리프트층들 사이에 다결정 반도체층을 제거하거나, p형 불순물을 고농도로 도핑하는 것에 의해 강전계 드리프트층들 사이의 절연도를 향상시킨다.
이러한 방법이 전자 흐름의 직진성을 개선 효과가 있지만, 전자의 직진성을 더욱 확실하게 보완하기 위해서는 첫째, 강전계 드리프트층을 교차하도록 위치한 표면전극은 강전계 드리프트층 상에 위치한 부분의 표면전극보다 좁은 폭을 갖는 다결정 반도체층 상에 위치한 부분과 같은 형상으로 형성된다.
그로 인해, 전자 흐름 방향의 직진성이 표면전극의 폭이 전체 길이동안 일정한 경우보다 향상된다.
둘째, 표면전극이 두께 방향으로 강전계 드리프트층이 중첩되지 않는 부위가 강전계 드리프트층이 중첩되는 부위보다 큰 두께를 갖는 형상으로 형성되는 것에 의해 전자 흐름의 직진성이 향상될 수 있다.
셋째, 표면전극과 다결정 반도체층 사이에 절연막이 형성되면, 방출 전자의 직진성이 유지되고 누화가 절감된다.
더구나, 전자 드리프트층이 중첩되지 않는 표면전극의 부위 상에 절연막이 형성되면, 방출된 전자의 직진성은 더욱 확실하게 유지될 수 있다.
또한, 절연층은 강전계 드리프트층과 강전계 드리프트층들 사이에 위치되는 다결정 반도체층의 부위 사이에 단차를 생성하도록 한다.
표면전극을 통과하도록 강전계 드리프트층을 통하여 드리프트하는 전자가 필요하기 때문에, 표면전극들은 금속박막으로 형성된다.
결과적으로, 단차 위에 형성된 금속박막은 부서지기 쉽다.
그러므로, 폭의 방향에서의 양 끝단의 두께가 끝단으로 갈수록 점차적으로 줄어들어 다결정 반도체층 표면과 강전계 드리프트층 표면 사이의 단차가 줄어드는 것과 같은 형상으로 절연층을 형성한다.
그로 인해, 절연막의 형성에 기인한 표면전극의 파손을 방지한다.
반도체 기판으로 실리콘 기판을 사용하는 경우에, MOS 소자와 이와 비슷한 소자를 제조하는 로코스(LOCOS) 공정에 의해서 절연층의 형성을 안정적으로 형성할수 있다.
또한, 강전계 드리프트층 외의 영역 상에 형성된 도전성 박막으로 이루어진 표면전극의 두께를 증가시키는 것에 의해 표면전극이 파손되는 것을 더욱 방지하고, 전기저항이 증가하는 것을 억제하도록 만들 수 있다.
더욱이, 표면전극이 얇고 높은 전기저항을 갖기 때문에, 줄 열(Joule heat)은 전류 흐름에 의해 발생하고, 그 점에서, 강전계 드리프트층 내부에 전류의 흐름에 기인한 상당한 열이 발생한다.
그러므로, 표면전극과 분리하여 전기적으로 그리고, 열적으로 결합하는 배선전극(wiring electrode)을 형성하는 것이 바람직하다.
표면전극보다 두꺼운 배선전극을 형성함으로서, 표면전극의 전기적 저항이 감소될 수 있고, 동작특성을 안정화할 수 있다.
배선전극과 표면전극의 재료는 서로 다르게 최적의 재료를 선택하는 것이 바람직하다.
배선전극의 하부에는 절연층을 형성하는 것에 의해, 배선층으로 전자가 직접 들어가는 것에 기인한 무효 전류(ineffective current)를 방지한다.
이러한 구성의 전계방사형 전자원 제조방법의 바람직한 실시 예는 다음과 같이 설명될 것이다.
반도체 기판을 이용한 것을 나타내는 도면을 참조하여 설명하면, 절연성 기판 상에 도전체층과 같은 금박막을 형성하는 것을 제외하는 동일한 방법으로 절연성 기판을 이용하여 전자원을 형성할 수 있다.
본 발명의 전자원 어레이의 제조방법은 도전성 기판의 주표면의 한 곳에 하부전극과 같이 소정 간격을 두고 병렬로 위치한 스트라이프 형태의 다수 개의 도전체층을 형성하는 제 1단계와;
상기 도전체층의 주표면 상에 도전체층으로 덮인 다결정 반도체층을 형성하는 제 2단계와;
전극의 하나로 상기 도전체층을 이용하여, 상기 다결정 반도체층의 일부를 선택적으로 양극산화하여 다공질화하는 제 3단계와;
상기 다공질화된 다결정 반도체층을 산화 또는 질화하는 제 4단계와;
다공질화된 일부가 산화 또는 질화된 다결정 반도체층 상에 상기 전도성층과 반대편에 교차하도록 소정 간격을 두고 병렬로 스트라이프 형태의 다수 개의 도전성 박막을 형성하는 제 5단계로 이루어진다.
다결정 반도체층의 일부를 선택적으로 양극산화하여 다공질화하는 상기 제 2단계는 다결정 반도체층 상에 양극산화하여 소정 영역에 개구(open) 마스크 물질층을 형성 단계를 포함할 수 있다.
기판이 반도체인 경우에, 다수 개의 스트라이프 형태의 도전체층을 형성하는 제 1단계는, 주표면 상에 p형 반도체층을 갖는 기판 또는 p형 반도체 기판의 소정 영역 외의 표면에 도핑을 위해 마스크를 형성하는 단계와, 위에서 설명한 상기 소정 영역에 n형 불순물을 도핑하여 n형 불순물 확산층과 형성하는 단계로 구성되는 것이 바람직하다.
다수 개의 스트라이프 형태의 도전체층을 형성하는 제 1단계는 p형 도전성기판 상에 형성된 상기 n형 불순물 확산층 상에 절연층을 형성하고, 상기 n형 불순물 확산층의 소정 영역에 절연막의 개구를 형성하는 단계를 더 포함한다.
다결정 반도체층의 일부를 선택적으로 양극산화하여 다공질화하는 제 3단계는 반도체 기판의 뒷면에 형성된 양극처리 전극들 중 하나를 전극으로 이용하여 양극산화하는 것이 바람직하다.
본 발명에 따른 방법은 서로 인접한 다공질화 다결정 반도체층 사이에 상기 도전체층을 구성하는 확산층과, 도전형(conductivity type) 반대의 불순물을 도입하는 도전체층과, 도전형 반대의 다결정 반도체층을 형성하는 제 6단계와, 상기 도전체층 반대의 도전형의 다결정 반도체층 상에 절연막을 형성하는 제 7단계를 포함할 수 있다.
인접한 도전체층과 도전성 박막이 형성되지 않은 반도체층 사이의 일부 또는 전부를 식각하여 제거하는 단계는 양극산화 공정 전 또는 후에 수행될 수 있다.
또한, 상기 양극산화공정 전에, 다결정 반도체층 상에 상기 도전체층 반대편에 교차하고 소정의 간격을 갖도록 다수의 스트라이프 형태를 병렬로 절연층을 형성하는 단계는 양극산화하는 동안에 도전체층을 따라 소정의 간격으로 다결정 반도체층을 다공질화 하는 것을 포함한다.
상기 단계는 미국특허 09/140,647의 내용에 기술되어 있다.
구체적 실시 예는 다음과 같이 설명된다.
첫 번째 방법은 도 1a 내지 도 1g에 도시되어 있다.
도 1a에 도시한 바와 같이, p형 도전성 반도체 기판(1)을 준비한다.
도 1b에 도시한 바와 같이, 소정 형상의 마스크(9)를 형성하고, 마스크의 개구부(opening)(8)를 통하여 n형 불순물을 도핑하여, 하부전극으로 이용되는 도전체층(8)을 소정의 간격을 가지도록 스트라이프 형태로 형성한다.
그리고 나서, 도 1c에 도시한 바와 같이, 다결정 반도체층(3)을 형성한다.
도 1d에 도시한 바와 같이, 다공질화되는 부분 외에 제 1마스크(16-1)를 덮는다.
그리고, 도 1e에 도시한 바와 같이, 기판(1)의 뒷면에 전극층(electrode layer)(2)을 형성한 후에, 기판을 전해용액에 담궈 전극층(2)을 양극으로 하여 정전류로 전해하고, 이로 인해, 소정 영역을 양극산화하여 다공질층(6)을 얻는다.
다공질 영역의 결정을 산화 또는 질화하여 강전계 드리프트층(6)을 형성한다.
도 1e는 강전계 드리프트층(6) 전체가 산화 또는 질화에 의해 다공질화 다결정 반도체가 되는 것을 나타내고 있지만, 전해조건에 의존한 산화 또는 질화에 의해 윗 부분만이 다공질화 다결정 반도체가 될 것이다.
도 1f에 도시한 바와 같이, 강전계 드리프트층(6)을 포함하는 다결정 반도체층(3) 상에 표면전극으로 이용되는 금속박막(7)을 형성한다.
도 1g에 도시한 바와 같이, 강전계 드리프트층(6)의 외의 부분의 금속박막(7)에 제 2마스크로 절연막(16-2)을 형성함으로서, 방출 전자의 직진성을 확보한다.
제 2의 제조방법은 제 1의 제조방법의 도 1b에서 확장되어 도 2a 내지 도2f와, 도 4d와, 도 4e의 단계로 이루어진다.
도 2a에 도시한 바와 같이, n형 불순물을 도핑하여 도전체층(8)을 반도체 기판(1) 상에 형성한 후에, 1차 마스크(9)를 제거한다.
그리고 나서, 도 2b에 도시한 바와 같이, 다결정 반도체층(3)을 형성한다.
도 2c에 도시한 바와 같이, 다공질화하는 부분 외에 제 1마스크(16-1)를 덮는다.
그 후에, 도 2d에 도시한 바와 같이, 기판(1)의 뒷면에 전극층(2)을 형성하고, 기판을 전해용액에 담궈 전극층(2)을 양극으로 하여, 정전류로 전해하고, 이로 인해, 소정 영역을 양극산화하여 다공질층(6)을 얻는다.
다공질 영역의 결정을 산화 또는 질화하여 강전계 드리프트층(6)을 형성한다.
도 2e는 다결정 실리콘층(3)의 강전계 드리프트층(6) 상에 제 3마스크(16-3)를 덮는다.
도 2f에 도시한 바와 같이, 강전계 드리프트층 외의 다결정 반도체층을 식각에 의해서 제거하고, 제거된 강전계 드리프트층(6)들 사이에 절연층(9)을 형성한다.
도 4d에 도시한 바와 같이, 강전계 드리프트층(6) 상의 제 3마스크인 절연막(16-3)을 제거한다.
그리고, 도 4e에 도시한 바와 같이, 그 위에 표면전극으로 금속박막(7)을 형성함으로서, 전자원을 완성한다.
제 3의 제조방법은 제 1의 제조방법의 도 1c에서 확장되어 도 3a 내지 도3f의 단계로 이루어진다.
도 1b에 도시한 바와 같이, n형 불순물을 도핑하여 도전체층(8)을 반도체 기판(1) 상에 형성한다.
그리고 나서, 도 1c에 도시한 바와 같이, 다결정 반도체층(3)을 형성한다.
도 3a에 도시한 바와 같이, 다공질화하는 부분 외에 제 3마스크(16-3)를 덮는다.
그 후에, 도 3d에 도시한 바와 같이, 기판(1)의 뒷면에 전극층(2)을 형성하고, 기판을 전해용액에 담궈 전극층(2)을 양극으로 하여, 정전류로 전해하고, 이로 인해, 소정 영역을 양극산화하여 다공질층(6)을 얻는다.
다공질 영역의 결정을 산화 또는 질화하여 강전계 드리프트층(6)을 형성한다.
도 3e에 도시한 바와 같이, 다결정 반도체(3)의 강전계 드리프트층(6) 상에 표면전극으로 이용되는 금속박막(7)을 형성한다.
그리고, 도 3f에 도시한 바와 같이, 강전계 드리프트층(9) 외의 금속박막에 제 2마스크인 절연막(16-2)을 형성하여, 방출전자의 직진성을 확보한 전자원을 완성한다.
제 3제조방법의 변화는 제 2방법의 도 2b의 단계에서 확장되어 도 2g에서 도 2c, 도 2d, 도 2h, 도 2i로의 단계로 구성된다.
도 2a에 도시한 바와 같이, n형 불순물을 도핑하여 도전체층(8)을 반도체 기판(1) 상에 형성한 후에, 1차 마스크(9)를 제거한다.
그리고 나서, 도 2b에 도시한 바와 같이, 다결정 반도체층(3)을 형성한다.
도 2g에 도시한 바와 같이, 다공질화될 부분 외를 제 3마스크(16-3)로 덮고, 다공질화될 부분 외에 p형 불순물을 도핑한다.
그리고, 도 2c에 도시한 바와 같이, 마스크(16-3)를 제거하고, 제 1마스크(16-1)로 다공질화될 부분 외를 덮는다.
도 2d에 도시한 바와 같이, 기판(1)의 뒷면에 전극층(2)을 형성하고, 기판을 전해용액에 담궈 전극층(2)을 양극으로 하여, 정전류로 전해하고, 이로 인해, 소정 영역을 양극산화하여 다공질층(6)을 얻는다.
다공질 영역의 결정을 산화 또는 질화하여 강전계 드리프트층(6)을 형성한다.
도 2h에 도시한 바와 같이, 강전계 드리프트층(6)을 포함한 다결정 반도체층(3) 상에 표면전극으로 이용되는 금속박막(7)을 형성한다.
그리고, 도 2i에 도시한 바와 같이, 강전계 드리프트층(6) 외의 부분의 금속박막(7)을 제 2마스크인 절연막(16-2)으로 덮어, 방출 전자의 직진성을 확보한다.
제 4의 제조방법은 제 1의 방법의 도 1e에서 확장되어 도 4a 내지 도 4e의 단계로 이루어진다.
도 4a에 도시한 바와 같이, 도 1e에서 형성된 양극산화와, 산화 또는 질화하여 형성된 강전계 드리프트층(6)에서 다결정 반도체층(3) 상의 제 1마스크(16-1)를 제거한다.
도 4b에 도시한 바와 같이, 다결정 반도체층(3)의 강전계 드리프트층(6) 상에 제 3 마스크(16-3)를 덮는다.
도 4c에 도시한 바와 같이, 강전계 드리프트층 외의 다결정 반도체층을 식각에 의해 제거한다.
도 4d에 도시한 바와 같이, 강전계 드리프트층(6) 상의 제 3마스크인 절연막(16-3)을 제거한다.
도 4e에 도시한 바와 같이, 그 위에 표면전극으로 이용되는 금속박막(7)을 형성하여, 전자원을 완성한다.
제 5제조방법은 도 5a 내지 도 5i의 단계로 이루어진다.
도 5b에 도시한 바와 같이, p형 실리콘 기판(1)의 주표면측에 스트라이프 형태로 예비 마스크(preliminary mask)(14)를 형성한다.
도 5c에 도시한 바와 같이, 실리콘 산화막으로 구성되는 절연층(15)을 로코스 공정을 이용하여 형성한다.
도 5d에 도시한 바와 같이, 절연층(15)을 마스크로 이용하여, p형 실리콘 기판의 주표면측에 n형 불순물을 도핑하여 스트라이프 형태의 n형 영역(8)을 형성한다.
그 후에, 도 5e에 도시한 바와 같이, n형 영역과 절연층 상에 다결정 반도체층(3)을 형성한다.
도 5f에 도시한 바와 같이, 양극산화되지 않을 부분을 제 1마스크(16-1)로 덮는다.
도 5g에 도시한 바와 같이, n형 영역(8)을 전극으로 이용하여 n형 영역 상의 다결정 반도체층(3) 부분을 양극산화하여 다공질화한다.
다공질화된 다결정 반도체층을 산화하여 강전계 드리프트층(6)을 형성한다.
그리고 나서, 도 5h에 도시한 바와 같이, 스트라이프 형태의 강전계 드리프트층과 다결정 반도체층 상에 도전성 박막으로 이루어진 표면전극을 형성한다.
최종적으로, 도 5i에 도시한 바와 같이, 금속박막(7)의 강전계 드리프트층(6)외의 부분에 제 2마스크인 절연막(16-2)을 형성하여, 방출전자의 직진성을 확보한다.
위에서 설명한 방법은 로코스 공정을 이용하여 형성한 실리콘 산화막으로 이루어진 절연층을 마스크로 하여 p형 실리콘 기판의 주표면측에 n형 불순물을 도입함으로서, 스트라이프 형태의 n형 영역(도전체층)을 형성하기 때문에, n형 영역을 형성하기 위한 마스크를 별도로 형성하는 단계가 필요하지 않고, n형 영역과 절연층과의 상대위치(relative position)의 정밀도를 향상시킬 수 있다.
또한, n형 영역을 전극으로 이용하여 n형 영역 상의 다결정 반도체층의 부분을 양극산화하여 다공질화하고, 다공질화된 다결정 반도체층을 산화 또는 질화하여 강전계 드리프트층을 형성한다.
그러므로, n형 영역과 강전계 드리프츠층의 위치 정밀도가 향상되고, 결과적으로, 표면전극의 소정 영역에서만 전자가 방출될 수 있고, 인접한 강전계 드리프트층 사이가 서로 절연되는 전계방사형 전자원을 제조할 수 있다.
제 6제조방법은 제 1제조방법의 도 1b에서 확장되고, 도 4d와 도 4e와 이어져, 도 6a 내지 도 6f에 나타난 단계로 이루어진다.
도 6a에 도시한 바와 같이, n형 불순물을 도핑하여 도전체층(8)을 반도체 기판(1) 상에 형성한 후에, 제 1마스크(16-1)를 제거한다.
절연을 위한 인접한 도전체층(8)들 사이에 p형 불순물을 고농도로 도핑하여 고농도층(high-concentration layer)(17)들을 형성한다.
그리고, 내부로 갈수록 고농도가 되도록 도전체층의 양 끝단에 n형 불순물을 도핑하여 이중층(double layer)(18,19)을 형성한다.
그로 인해, 도전체층의 저항을 낮춘다.
이 외의 단계는 도 2에 도시된 바와 같고, 도 6b에 도시한 바와 같이, 다결정 반도체층(3)을 형성한다.
도 6c에 도시한 바와 같이, 다공질화할 부분 이외에 제 1마스크(16-1)를 형성한다.
그리고, 도 6d에 도시한 바와 같이, 기판(1)의 뒷면에 전극층(2)을 형성한 후에, 기판을 전해용액에 담궈 전극층(2)을 양극으로 하여, 정전류로 전해하고, 이로 인해, 소정 영역을 양극산화하여 다공질층(6)을 형성한다.
다공질 영역의 결정을 산화 또는 질화하여 강전계 드리프트층(6)을 형성한다.
도 6e에 도시한 바와 같이, 다결정 반도체층(3)의 강전계 드리프츠층(6) 상에 제 3마스크(16-3)를 덮는다.
도 6f에 도시한 바와 같이, 강전계 드리프트층 외의 다결정 반도체층을 식각에 의해 제거한다.
도 4d에 도시한 바와 같이, 강전계 드리프트층 상의 제 3마스크인 절연막(16-3)을 제거한다.
도 4e에 도시한 바와 같이, 그 위에 표면전극으로 이용되는 금속박막(7)을 형성하여 전자원을 완성한다.
(제 1실시 예)
도 7은 전계방사형 전자원(10)을 이용한 디스플레이 장치를 보여주는 구조사시도이다.
도 7에 도시한 바와 같이, 투명 기판(33)은 전계방사형 전자원(10)의 반대편에 위치한다.
그리고, 콜렉터전극(31)은 전계방사형 전자원(10)의 반대편에 위치한 상기 투명 기판(33)의 표면상에 형성된다.
콜렉터전극(31)은 전계방사형 전자원(10)으로부터 전자가 방사되어 빛을 비출 때, 가시광을 방사하는 형광층(32)으로 덮여진다.
도시되어 있지 않는 투명 기판(glass substrate)(33)은 유리(glass)로 만들어진 스페이서(spacer)로 전계방사형 전자원(10)과, 투명 기판(33)에 의해 둘러싸인 내부공간을 가지도록 일체화된다.
그리고, 스페이서와 전계방사형 전자원(10)은 소정의 진공도로 배출된다.
도 1 내지 도 3에 도시한 바와 같이, 전계방사형 전자원(10)은 p형 실리콘 기판(1)과, p형 실리콘 기판(1)상에 형성되는 다결정 반도체층인 다결정 실리콘층(3)과, p형 실리콘 기판(1)의 상에 스트라이프 형태로 형성되는 n형 영역(8)과, n형 영역(8)상에 위치하고 다결정 실리콘층(3)을 산화하여 만든 다공질화 다결정 실리콘층으로 형성된 강전계 드리프트층(6)과, 다결정 실리콘층(3) 상에 스트라이프 형태의 금속박막으로 이루어져 n형 영역(8)과 교차하도록 형성된 표면전극(7)으로 구성된다.
본 실시 예에서는, 표면전극(7)으로 금을 사용하였지만, 표면전극(7)을 만드는 물질은 금으로 한정되지 않고, 알루미늄, 크롬, 텅스텐, 니켈, 백금 또는 이러한 금속들의 합금과 같은 낮은 일함수(low work function)를 갖는 어떠한 금속도 사용이 가능하다.
그리고, 표면전극(7)의 두께가 10㎚로 정해졌더라도, 표면전극(7)의 두께가 그 값으로 한정되지는 않는다.
또한, n형 영역(8)의 캐리어 농도가 1×1018㎤에서 5×1019㎤로 정해진다.
이러한 전계방사형 전자원(10)의 실시 예에서, 매트릭스(matrix)는 스트라이프 형태로 형성된 n형 영역(8)과 n형 영역과 교차하도록 스트라이프 형태로 형성된 표면전극(7)으로 형성된다.
그 결과로, n형 영역(8)의 소정 영역과 표면전극(7)의 소정 영역 사이에 선택적으로 전압이 인가되므로, 선택적으로 전압이 인가되는 n형 영역(8)과 표면전극(7)의 소정 영역에서만 전자들이 방출된다.
그러므로, 표면전극들(7)의 소정 영역에서만 전자들이 방출된다.
도 8에 도시한 바와 같이, 전선 W로 연결된 n형 영역(8)은 강전계 드리프트층(6)을 식각하는 것과, n형 영역(8)의 표면의 일부를 노출하는 것에 의해 만들어진다.
도 7에 도시한 바와 같이, 디스플레이 장치가 만들어질 경우에, 도 22에 도시된 디스플레이 장치인 경우와 같이 스트라이프 형태로 콜렉터 전극(31)을 형성하지 않아도 된다.
그러므로, 콜렉터전극(31)으로 인가되는 수백에서 수천 볼트의 고전압의 스위치 회로의 제거가 가능하고, 그로 인해, 디스플레이 장치가 소형화되고 가격이 절감된다.
이러한 실시 예의 전계방사형 전자원(10)에서, n형 영역(8)과 표면전극(7) 사이에 인가되는 전압은 약 10V∼30V 정도이다.
본 실시 예의 전계방사형 전자원의 제조방법은 도 10a 내지 도 10f를 참조하여 다음과 같이 설명될 것이다.
먼저, p형 실리콘 기판(1)의 주표면 상에 열확산(thermal diffusion) 또는 이온 주입을 위한 마스크를 형성하고, p형 실리콘 기판(1)의 주표면측에 열확산기술이나 이온주입기술에 의해 P(phosphorus)와 같은 불순물을 주입한다.
그로 인해, 스트라이프 형태의 n형 영역(8)이 형성된다.
그리고 나서, 마스크를 제거하면 도 10a와 같은 구조를 얻을 수 있다.
도 10b에 도시한 바와 같이, n형 영역(8)과 p형 실리콘 기판(1)의 주표면 상에 LPCVD 공정으로 1.5㎛의 두께를 갖는 언도프드 다결정 실리콘층(undoped polycrystal layer)(3)을 형성한다.
LPCVD 공정에 의해 형성된 다결정 실리콘층(3)은 610℃의 기판 온도, 600sccm의 SiH4가스 비율과 20Pa의 배출 챔버 압력(evacuated chamber pressure)의 조건에서 형성된다.
다결정 실리콘층(3)의 성막방법은 LPCVD 공정으로 한정되지 않고, 스퍼터링(sputtering) 또는 플라즈마(plasma) CVD 공정에 의해 형성되는 비결정성(amorphous) 실리콘층을 열처리하여 다결정 실리콘층(3)을 형성하는 방법을 사용할 수도 있다.
그리고 나서, 도 10c에 도시한 바와 같이, 포토레지스트를 다결정 실리콘층(3) 상에 형성하고, 포토리소그래피 공정으로 n형 영역(8) 위의 포토레지스트층(9)의 일부를 선택적으로 제거하여 스트라이프 패턴을 형성한다.
55wt%의 HF용액과 에테놀(ethanol)을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 p형 실리콘 기판(1)(p형 실리콘 기판의 뒷면에 형성된 도시되지 않은 오믹 전극)과, 양극 산화를 위한 마스크로서 포토레지스트층(9)은 노출된 다결정 실리콘층(3)을 빛으로 조사하는 동안 정전류(constant current)로 양극산화공정을 실행하는데 사용된다.
따라서, 도 10d에 도시한 바와 같이, 다공질화 다결정 실리콘층(5)은 부분적인 스트라이프 형태로 형성되고, 그 후에, 포토레지스트층(9)을 제거한다.
본 실시 예에서, 양극산화공정의 조건은 20mA/㎠의 정전류밀도와, 15초의 양극산화시간과, 양극산화공정 중 500W 텅스텐 램프에 의한 광조사이다.
그리고, 본 실시 예에서 양극산화공정 시 전류밀도가 일정하게 유지되고 다공질화 다결정 실리콘층(5)의 다공도가 충분히 일정할지라도, 양극산화공정 시에, 높은 다공도의 다결정 실리콘층과 낮은 다공도의 다결정 실리콘층과 같은 구조가 교대로 적층되는 구조 또는, 다공도가 두께 방향으로 계속적으로 변화하는 것과 같은 구조를 형성하도록 전류밀도가 변화될 수 있다.
또한, 본 실시 예에서, 다결정 실리콘층(3)은 두께 방향으로 p형 실리콘 기판(1)에 도달하는 깊이까지 다공질화될 수 있고, 다결정 실리콘층(3)의 중간 지점까지 다공질화될 수도 있다.
다공질화 다결정 실리콘층(5)은 건조산소기압에서 램프 열처리 장치를 사용하여 급속열산화(Rapid Thermal Oxidation:RTO)한다.
그로 인해, 도 10e에 도시한 바와 같이, 열산화 다공질화 다결정 실리콘층(5)으로 이루어진 강전계 드리프트층(6)이 형성된다.
급속열산화공정의 조건은 900℃의 산화온도와 한 시간의 산화시간이다.
그 후에, 강전계 드리프트층(6)은 금속 마스크를 사용하여 기상증착법에 의해 형성되는 동안에 스트라이프 형태로 형성된 개구를 갖는 금속박막(금 박막)이 다결정 실리콘층(3)상에 형성된다.
그것으로 인해, 도 10f에 도시한 바와 같이, 금속박막으로 이루어진 스트라이프 형태의 표면전극(7)이 형성되어, 전계방사형 전자원(10)이 완성된다.
표면전극(7)의 패턴은 포토리소그래피 공정과 식각 공정 또는, 포토리소그래피 공정과 리프트-오프(lift-off) 공정에 의해 만들어질 수 있다.
그러므로, 본 실시 예에 따른 전계방사형 전자원의 제조방법은 표면전극(7)의 소정 영역에서만 전자들이 방출 가능한 전계방사형 전자원(10)을 제공할 수 있다.
양극산화공정 시에 포토레지스트층(9)이 마스크로 사용되지만, 스트라이프 형태로 형성된 실리콘 산화막(silicon oxide) 또는 실리콘 질화막(silicon nitride)도 마스크로 사용될 수 있다.
실리콘 산화막이나 실리콘 질화막이 사용될 경우에, 양극산화공정 후에 마스크를 제거하는 단계가 필요없게 된다.
(제 2실시 예)
도 11은 전계방사형 전자원(10)의 반대편에 투명기판(33)이 위치한 전계방사형 전자원(10)을 사용한 디스플레이 장치의 또 다른 실시 예를 나타내는 구조사시도이다.
콜렉터전극(31)은 전계방사형 전자원(10)의 반대편에 위치한 투명기판(33)의 표면 상에 형성된다.
한편, 콜렉터전극(31)은 전계방사형 전자원(10)으로부터 전자가 방출되어 조사될 때, 가시광을 방출하는 형광체층(32)으로 덮여있다.
제 1실시 예와 비슷한 구조를 갖는 이러한 제 2실시 예는 제 1실시 예와 동일한 참조 번호로 표시된다.
도 1 내지 도 3에 도시된 제 1실시 예의 형태를 갖는 전계방사형 전자원(10)은 강전계 드리프트층들(6) 사이에 삽입된 다결정 실리콘층(3)을 통해 전자가 드리프트할 가능성이 있다.
이러한 현상이 일어날 때, 전압이 인가되지 않은 n형 영역(8) 상에 위치한 표면전극들(7)에서 전자들이 방출되기 때문에, 디스플레이 장치는 누화(cross-talk)가 일어날 수 있다.
본 실시 예의 전계방사형 전자원(10)은 이러한 문제를 예방하기 위한 구조를 갖는다.
도 11 내지 도 13에 도시한 바와 같이, 본 실시 예의 전계방사형 전자원(10)은 p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주표면측에 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역(8) 상에 형성된 산화 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)과, 강전계 드리프트층(6)의 측벽에 형성된 다결정 실리콘층(3)과, 다결정 실리콘층(3)들 사이에 형성된 p형 다결정 실리콘층(3')으로 구성된다.
강전계 드리프트층(6)과, 다결정 실리콘층(3)과 p형 다결정 실리콘층(3')은 다결정 반도체층을 구성한다.
한편, 다결정 반도체층은 n형 영역(8)과 직각으로 교차하는 스트라이프 형태의 다결정 실리콘층(3) 상에 형성된 금속박막으로 이루어진 표면 전극(7)을 갖는다.
강전계 드리프트층(6)의 측벽에 형성된 다결정 실리콘층(3)은 꼭 필요로 하지는 않다.
따라서, 다결정 반도체층은 강전계 드리프트층(6)과 p형 다결정 실리콘층(3')으로만 구성될 수 있다.
그러므로, 본 실시 예에 따르면, 강전계 드리프트층(6)들 사이에 형성된 p형 다결정 실리콘층(3')과, p형 다결정 실리콘층(3')과 n형 영역(8)에 역바이어스 전압이 인가되는 것에 의해 n형 영역(8)에서 p형 다결정 실리콘층(3')으로 전자들이 주입되는 것을 방지할 수 있다.
그러므로, 인접한 강전계 드리프트층(6)들 간을 전기적으로 절연되도록 만들 수 있다.
결과적으로, 전압이 인가된 n형 영역(8)에 인접한 n형 영역 상의 강전계 드리프트층(6)으로 누설전류가 흐르는 것을 방지할 수 있다.
따라서, n형 영역(8)과 표면전극(7)에 전압이 인가될 때, n형 영역(8)과 표면전극(7)간의 교차된 영역만을 통하여 전류가 흐르도록 할 수 있다.
또한, 본 실시 예에 따른 전계방사형 전자원(10)은 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역(8)에 직각으로 교차하여 스트라이프 형태로 형성된 표면전극(7)으로 구성된 매트릭스이기 때문에, n형 영역(9)의 일부와 표면전극들(7)의 일부가 교차된 지역에 선택적으로 전압이 인가되는 것과 같이, 전압이 인가되는 n형 영역(8)과, 전압이 인가되는 표면 전극(7)의 교차된 소정 영역에서만 전자가 방출된다.
그러므로, 표면전극들(7)의 소정 영역으로부터만 전자가 방출되도록 할 수 있다.
도 12에 도시한 바와 같이, 전선 W로 연결된 n형 영역(8)은 강전계 드리프트층(6)의 일부를 식각하는 것과 n형 영역(8)의 표면의 일부를 노출하는 것에 의해 만들어진다.
더구나, 도 11에 도시한 바와 같은 디스플레이 장치가 만들어질 때, 도 22에 도시된 디스플레이 장치인 경우와 같은 스트라이프 형태의 콜렉터 전극(31)의 형성이 필요하지 않다.
그러므로, 콜렉터 전극(31)에 수백 내지 수천 볼트의 고전압을 인가하는 스위치 회로를 제거하는 것이 가능하다.
그로 인해, 디스플레이 장치의 소형화가 이루어지고, 가격이 절감된다.
본 실시 예에 따른 전계방사형 전자원의 제조방법을 도 14a 내지 도 14d를 참조하여 설명하면 다음과 같다.
먼저, p형 실리콘 기판(1)의 주표면 상에 열 확산법(thermal diffusion)이나 이온 주입법에 의해 P와 같은 불순물을 주입한다.
그것으로 인해, 제 1실시 예와 비슷한 스트라이프 형태의 n형 영역(8)이 형성된다.
그리고 나서, n형 영역(8)과 p형 실리콘 기판(1)의 주표면 상에 LPCVD 공정으로 1.5㎛의 두께를 갖는 언도프드 다결정 실리콘층(3)을 형성한다.
도 14a에 도시한 바와 같이, 양극산화공정에 의해 n형 영역(8) 상의 일부를 다공질화와 급속열산화하여 열산화된 다공질화 다결정 실리콘으로 이루어진 강전계 드리프트층(6)을 형성한다.
이후에, 도 14b에 도시한 바와 같이, 기판 전체에 포토레지스트를 형성하고, 강전계 드리프트층(6) 상에 레지스트층(12)이 남아있도록 스트라이프 형태의 레지스트 패턴(12)을 형성한다.
그 후에, 레지스트층(12)을 이용하여 B(boron)와 같은 이온을 이온주입법에 의해 강전계 드리프트층(6) 사이의 다결정 실리콘층(3)으로 주입한다.
그리고, 레지스트층(12)을 제거하면, 도 14c에 도시한 바와 같이, p형 다결정 실리콘층(3')이 형성된다.
강전계 드리프트층(6)의 측벽에 남아있는 다결정 실리콘층(3)을 포함하는 측벽층으로서의 강전계 드리프트층(6)은 다결정 실리콘층(3)과 p형 다결정 실리콘층(3')과 함께 다결정 반도체층을 구성한다.
마스크로서의 레지스트층(12)을 사용한 이온 주입법을 하는 동안에, 측벽층으로서의 다결정 실리콘층(3)이 남아있지 않도록 레지스트층(12)이 형성된 경우에, 다결정 반도체층은 강전계 드리프트층(6)과 p형 다결정 실리콘층(3')만으로 구성될수 있다.
PCVD공정에 의해서 다결정 실리콘층 상에 0.5㎛의 두께를 갖는 실리콘 산화물로 이루어진 절연층(16)을 형성한 후에, 강전계 드리프트층(6) 상에 위치한 절연층(16)의 일부를 식각에 의해 제거한다.
그리고 나서, 도 14d에 도시한 바와 같이, 개구를 갖는 금속 마스크를 이용한 기상증착법에 의해 다결정 반도체층 상에 금속박막을 형성한다.
그로 인해, 스트라이프 형태의 금속박막으로 이루어진 표면전극(7)을 형성하여 전계방사형 전자원(10)을 제조한다.
여기서, 표면전극들(7)의 패턴은 포토리소그래피공정과 식각공정이나, 포토리소그래피공정과 리프트-오프공정에 의해 만들어질 수 있다.
(제 3실시 예)
도 15는 투명기판(33)이 전계방사형 전자원(10)의 반대편에 위치한 전계방사형 전자원(10)을 사용한 디스플레이 장치의 또 다른 실시 예를 나타내는 구조사시도이다.
콜렉터 전극(31)은 전계방사형 전자원(10)을 마주보는 투명기판(33)의 표면 상에 형성된다.
한편, 콜렉터 전극(31)은 전계방사형 전자원(10)으로부터 전자가 방출되어 조사될 때, 가시광을 방출하는 형광체층(32)으로 덮여있다.
제 1실시 예와 비슷한 구조를 갖는 이러한 제 3실시 예는 제 1실시 예와 동일한 참조 번호에 의해 표시된다.
도 7 내지 도 10에 도시된 제 1실시 예의 형태를 갖는 전계방사형 전자원(10)은 강전계 드리프트층들(6) 사이에 삽입된 다결정 실리콘층(3)을 통해 전자가 드리프트할 가능성이 있다.
이러한 현상이 일어날 때, 전압이 인가되지 않은 n형 영역(8) 상에 위치한 표면전극들(7)로부터 전자들이 방출되기 때문에, 디스플레이 장치에 누화가 일어날 수 있다.
본 실시 예의 전계방사형 전자원(10)은 이러한 문제를 예방하기 위한 구조를 갖는다.
도 15와 도 16에 도시한 바와 같이, 본 실시 예의 전계방사형 전자원(10)은 p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주표면측에 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역(8) 상에 형성된 산화 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)과, 강전계 드리프트층(6)들과 인접하도록 강전계 드리프트층(6)들 사이의 p형 실리콘 기판(1) 상에 형성된 실리콘 산화물로 이루어진 절연막(13)과, n형 영역(8)과 교차하도록 스트라이프 형태의 강전계 드리프트층(6) 상에 형성된 금속박막으로 이루어진 표면전극(7)들로 구성된다.
또한, 표면전극(7)들은 절연막(13) 상에 형성된다.
본 실시 예에 따르면, 인접한 강전계 드리프트층(6)이 사이에 형성된 절면막(13)에 의해 강전계 드리프트층(6)들을 각각 전기적으로 절연시키고, 절연막(13)은 강전계 드리프트층(6)들 사이에 형성되기 때문에, 전류는 인접한 강전계 드리프트층(6)들 사이를 흐를 수 없게 된다.
또한, 본 실시 예의 전계방사형 전자원(10)에 있어서, 매트릭스는 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역과 직각으로 교차되도록 스트라이프 형태로 형성된 표면전극(7)들로부터 형성되기 때문에, n형 영역(9)의 일부와 표면전극들(7)의 일부가 교차된 지역에 선택적으로 전압이 인가되는 것과 같이, 전압이 인가되는 n형 영역(8)과 교차하여 전압이 인가되는 표면 전극(7)의 소정 영역에서만 전자가 방출된다.
그러므로, 표면전극들(7)의 소정 영역으로부터만 전자가 방출되도록 할 수 있다.
더구나, 도 15에 도시한 바와 같은 디스플레이 장치가 만들어질 때, 도 22에 도시된 디스플레이 장치의 경우와 같은 스트라이프 형태의 콜렉터 전극(31)의 형성이 필요하지는 않다.
그러므로, 콜렉터 전극(31)에 수백 내지 수천 볼트의 고전압을 인가하는 스위치 회로를 제거하는 것이 가능하다.
그로 인해, 디스플레이 장치의 소형화가 이루어지고, 가격이 절감된다.
본 실시 예에 따른 전계방사형 전자원(10)의 제조방법을 도 17a 내지 도 17f를 참고하여 설명하면 다음과 같다.
먼저, p형 실리콘 기판(1)의 주표면 상에 열확산법이나 이온 주입법에 의해 P와 같은 불순물을 주입한다.
그것으로 인해, 제 1실시 예와 비슷한 스트라이프 형태의 n형 영역(8)이 형성된다.
그리고 나서, n형 영역(8)과 p형 실리콘 기판(1)의 주표면 상에 LPCVD 공정으로 1.5㎛의 두께를 갖는 언도프드 다결정 실리콘층(3)을 형성한다.
도 17a에 도시한 바와 같이, 양극산화에 의해 n형 영역(8) 상의 일부를 다공질화와 급속열산화하여 열산화된 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)을 형성한다.
이후에, 도 17b에 도시한 바와 같이, 포토레지스트를 형성하고, 강전계 드리프트층(6) 상에 레지스트층(12)이 남아있도록 스트라이프 형태의 레지스트 패턴(12)을 형성한다.
그리고 나서, 마스크로서 레지스트층(12)을 사용한 반응성 이온 식각법(Reactive Ion Etching:RIE)에 의해 강전계 드리프트층(6)들 사이에 다결정 실리콘층(3)이 형성된다.
본 실시 예에서, 레지스트층(12)은 강전계 드리프트층(6)보다 넓기 때문에, 다결정 실리콘층(3)의 일부는 강전계 드리프트층(6)의 측벽에 남아있다.
반응성 이온 식각법에 의한 식각의 조건은 4sccm O2와, 16sccm CHF3과, 8.3Pa의 배출 챔버(evacuated chamber) 압력과, 100W의 아크 방전 파워(arc discharge power)(0.3W/㎠의 파워 밀도)이다.
그리고, 도 17c에 도시된 바와 같이, 레지스트층(12)을 제거한 후, 반응성 이온 식각법으로 다결정 실리콘층(3)을 식각한다.
여기서, 다결정 실리콘층(3)을 식각하는 단계는 반응성 이온 식각법으로 한정되지 않고, 아르곤(argon) 기체 등을 이용한 이온 식각법도 적용될 수 있다.
도 17d에 도시한 바와 같이, 플라즈마 CVD공정에 의해 p형 실리콘 기판(1)의 주측면의 전면을 덮도록 실리콘 산화막으로 이루어진 절연막(13)을 형성한다.
실리콘 산화막의 형성 조건은 225℃의 기판 온도와, 50sccm의 SiH4와, 875sccm의 N2O와, 133Pa의 배출 챔버 압력과, 150W의 아크 방전 파워(0.05W/㎠의 파워 밀도)이다.
그 후에, 도 17e에 도시한 바와 같이, 강전계 드리프트층(6) 상에 위치한 절연층(13)을 제거한다.
그러면, 도 17f에 도시한 바와 같이, 금속박막(금박막)으로 이루어진 표면전극들(7)을 p형 실리콘 기판의 주표면 상에 스트라이프 형태로 형성하여, 전계방사형 전자원을 제조한다.
(제 4실시 예)
도 18은 투명기판(33)이 전계방사형 전자원(10)의 반대편에 위치한 전계방사형 전자원(10)을 사용한 디스플레이 장치의 또 다른 실시 예를 나타내는 구조사시도이다.
콜렉터전극(31)은 전계방사형 전자원(10)을 마주보는 투명기판(33)의 표면 상에 형성된다.
한편, 콜렉터전극(31)은 전계방사형 전자원(10)으로부터 전자가 방출되어 조사될 때, 가시광을 방출하는 형광체층(32)으로 덮여있다.
도시된 제 1실시 예와 비슷한 구조를 갖는 이러한 제 3실시 예는 제 1실시 예와 동일한 참조 번호에 의해 표시된다.
도 1 내지 도 3에 도시된 제 1실시 예의 형태를 갖는 전계방사형 전자원(10)은 강전계 드리프트층들(6) 사이에 삽입된 다결정 실리콘층(3)을 통해 전자가 드리프트할 가능성이 있다.
이러한 현상이 일어날 때, 전압이 인가되지 않은 n형 영역(8) 상에 위치한 표면전극들(7)로부터 전자들이 방출되기 때문에, 디스플레이 장치에 누화가 일어날 수 있다.
본 실시 예의 전계방사형 전자원(10)은 이러한 문제를 예방하기 위한 구조를 갖는다.
도 18과 도 19에 도시한 바와 같이, 본 실시 예의 전계방사형 전자원(10)은 p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주표면측에 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역(8) 상에 형성된 산화 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)과, n형 영역(8)들과 인접하도록 n형 영역(8)들 사이에 형성된 실리콘 산화층(15), 강전계 드리프트층(6) 상에 n형 영역(8)과 직각으로 교차하도록 스트라이프 형태로 형성된 금속박막으로 이루어진 표면전극(7)들로 구성된다.
본 실시 예에 따르면, 실리콘 산화층(15)이 강전계 드리프트층(6)들 사이에 형성되기 때문에, 인접한 강전계 드리프트층(6)들 사이에 전류가 흐를 수 없게 된다.
또한, 본 실시 예의 전계방사형 전자원(10)에 있어서, 매트릭스는 스트라이프 형태로 형성된 n형 영역(8)과, n형 영역과 직각으로 교차되도록 스트라이프 형태로 형성된 표면전극(7)들로 형성되기 때문에, n형 영역(9)의 일부와 표면전극들(7)의 일부가 교차된 지역에 선택적으로 전압이 인가되는 것과 같이, 전압이 인가되는 n형 영역(8)과 교차하여 전압이 인가되는 표면 전극(7)의 소정 영역에서만 전자가 방출된다.
그러므로, 표면전극들(7)의 소정 영역에서만 전자가 방출되도록 할 수 있다.
더구나, 도 18에 도시한 바와 같은 디스플레이 장치가 만들어질 때, 도 22에 도시된 디스플레이 장치의 경우와 같은 스트라이프 형태의 콜렉터전극(31)의 형성이 필요하지는 않다.
그러므로, 콜렉터전극(31)에 수백 내지 수천 볼트의 고전압을 인가하는 스위치 회로를 제거하는 것이 가능하다.
그로 인해, 디스플레이 장치의 소형화가 이루어지고, 가격이 절감된다.
본 실시 예에 따른 전계방사형 전자원(10)의 제조방법을 도 20과 도 21을 참고하여 설명하면 다음과 같다.
먼저, 도 20a에 도시한 바와 같이, p형 실리콘 기판의 주표면 상에 플라즈마 CVD법에 의해 실리콘 질화막(13)을 형성한 후에, 포토리소그래피 공정과 식각 공정을 이용하여 실리콘 질화막(14)의 스트라이프 패턴을 형성한다.
실리콘 질화막(14)의 형성 조건은 300℃의 기판 온도와, 30sccm의 SiH4와,450sccm의 N2와, 67Pa의 배출 챔버 압력과, 500W(0.17W/㎠의 파워 밀도)의 아크 방전 파워이다.
도 20b에 도시한 바와 같이, p형 실리콘 기판(1)에 형성된 스트라이프 형태의 실리콘 질화막(14)에 의해 실리콘 질화막(14)에 의해 덮여지지 않는 p형 실리콘 기판(1)의 주표면의 일부를 습식 산화(wet oxidation)를 이용하여 선택적으로 산화하여 실리콘 산화층(15)을 형성한다.
다음으로, 도 20c에 도시한 바와 같이, 식각에 의해 실리콘 질화막(14)을 제거한다.
그러면, 도 20d에 도시한 바와 같이, 실리콘 산화층(15)을 마스크로 사용하여 P 이온을 주입함으로서, p형 실리콘 기판(1)의 주표면측에 스트라이프 형태의 n형 영역(8)이 형성된다.
다음으로, 도 20e에 도시한 바와 같이, LPCVD공정에 의해 n형 영역(8)과 실리콘 산화막(15)상에 다결정 실리콘층(3)을 형성한다.
n형 영역(8) 상에 형성된 다결정 실리콘층(3)은 다결정 실리콘으로 이루어져 있지만, 실리콘 산화막(15)상에 형성된 다결정 실리콘층(3)은 비결정질 실리콘으로 이루어진다.
도 21a에 도시한 바와 같이, 실리콘 산화층(15) 상의 비결정질 실리콘만을 식각에 의해서 제거한다.
55wt%의 HF용액과 에테놀(ethanol)을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 p형 실리콘 기판(1)(p형 실리콘 기판의 뒷면에 형성된 도시되지 않은 저항 전극)을 이용한 양극산화공정으로, 다결정 실리콘층(3)이 다공질화되도록 빛을 조사하는 동안 정전류로 양극산화공정을 실행한다.
그로 인해, 도 21b에 도시한 바와 같이, 다공질 실리콘층(6)이 형성된다.
양극산화공정 동안에 실리콘 산화층(15)은 전해용액에 의해서 식각된다.
전해용액에 의한 실리콘 산화층(15)의 식각율은 0.14㎛/min이고, 양극산화공정 시간은 약 10초 내지 30초이다.
그러므로, 약 0.5㎛의 두께로 형성된 실리콘 산화막(15)은 마스크로서 기능을 충분히 한다.
다공질화 다결정 실리콘층(6)은 건조산소기압에서 램프 열처리 장치를 사용하여 급속열산화(RTO)한다.
그로 인해, 도 21c에 도시한 바와 같이, 열산화 다공질화 다결정 실리콘(5)으로 구성된 강전계 드리프트층(6')이 형성된다.
금속열산화공정의 조건은 900℃의 산화온도와 한 시간의 산화시간이다.
그 후에, 도 21d에 도시한 바와 같이, p형 실리콘 기판(1)의 주표면측 상에 표면전극(7)으로서의 금속박막을 기상증착법에 의해 n형 영역(8)과 직각으로 교차하도록 스트라이프 형태로 형성하여 전계방사형 전자원(10)을 제조한다.
(제 5실시 예)
본 실시 예에 따른 전계방사형 전자원(10)의 기본적인 형상은 실질적으로 위에서 설명한 실시 예와 같다.
도 23에 도시한 것과 같이, 기본적인 형상은 전도성 기판인 p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주표면측 상에 스트라이프 형태로 형성된 n형 영역(8)(확산층)과, n형 영역(8) 상에 형성되고 n형 영역으로부터 전자가 드리프트하는 산화된 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)과, 강전계 드리프트층(6)들 사이에 형성된 다결정 실리콘층(3)과, 강전계 드리프트층(6)들과 다결정 실리콘층(3) 상에 형성되어 n형 영역(8)을 교차하도록 스트라이프 형태로 형성된 전도성박막(thin conductive film)으로 이루어진 표면 전극(7)들로 구성된다.
강전계 드리프트층(6)들은 앞에서 언급한 구조와 비슷하게, p형 실리콘 기판(1)의 주표면측 전면 위에 다결정 실리콘층(3)을 형성한 후에, 다결정 실리콘층(3)의 일부를 양극산화하고, 급속열산화에 의해 다공질화하고, 더욱 산화한다.
본 실시 예에서 표면전극(7)으로 Cr/Au가 사용되지만, 표면전극(7)을 구성하는 물질이 Cr/Au로 한정되지 않고, 금속이나 낮은 일함수를 갖는 전도성막(예를 들면, ITO막)이 사용될 수 있고, 금속, 알루미늄, 크롬, 텅스텐, 니켈, 백금 또는 이러한 금속들의 합금도 사용이 가능하다.
또한, 표면전극(7)의 두께가 10㎚라고 정해져 있지만, 표면전극(7)의 두께가 이 값으로 한정되지 않는다.
본 실시 예의 전계방사형 전자원(10)에서, 매트릭스는 스트라이프 형태의 n형 영역(8)과 n형 영역(8)과 직각으로 교차하도록 스트라이프 형태로 형성된 표면전극(7)으로 형성된다.
결과적으로, n형 영역(8)의 소정영역과 표면전극(7)의 소정 영역을 교차하도록 선택적으로 인가되는 전압과 같이, 전압이 인가되는 n형 영역(8)을 교차하도록 전압을 인가하는 표면전극(7)의 소정 영역에서만 전자들이 방출된다.
그러므로, 표면전극들(7)의 소정 영역에서만 전자들이 방출되도록 한다.
도 23에 도시되지는 않았지만, 디스플레이 장치가 본 실시 예의 전계방사형 전자원(10)을 사용할 때, 투명기판(33)은 위에서 설명한 구조와 비슷하게 전계방사형 전자원(10)의 반대편에 위치될 수 있다.
그리고, 콜렉터전극(31)은 전계방사형 전자원(10)과 마주보도록 투명기판(33)의 표면 상에 형성될 수 있다.
한편, 콜렉터전극(31)은 전계방사형 전자원(10)으로부터 전자가 방사되어 빛을 비출 때, 가시광을 방사하는 형광층(32)으로 덮여진다.
투명기판(33)은 도시되지 않은 유리로 만들어진 스페이서에 의해 전계 방사형 전자원(10)과 일체화될 수 있다.
도시되어 있지 않는 투명 기판(glass substrate)(33)은 유리(glass)로 만들어진 스페이서(spacer)에 의한 전계방사형 전자원(10)과, 투명 기판(33)에 의해 둘러싸인 내부공간으로 일체화된다.
그리고, 스페이서와 전계방사형 전자원(10)은 소정의 진공도로 배출된다.
위에서 설명한 형태의 디스플레이 장치가 만들어 질 때, 도 22에 도시된 디스플레이 장치의 경우와 같이 스트라이프 형태로 형성된 콜렉터 전극(31)의 형성이꼭 필요하지는 않는다.
그러므로, 콜렉터전극(31)으로 인가되는 수백에서 수천 볼트의 고전압의 스위치 회로의 제거가 가능하다.
그로 인해, 디스플레이 장치가 소형화되고 가격이 절감된다.
본 실시 예의 전계방사형 전자원(10)에서, n형 영역(8)과 표면 전극(7)들을 교차하도록 인가되는 전압은 약 10V∼30V의 범위 안에 든다.
본 실시 예의 전계방사형 전자원(10)의 특징은 다음과 같이 설명된다.
본 실시 예의 전계방사형 전자원(10)에서, p형 실리콘 기판(1)의 주표면측 상의 n형 영역(8) 사이의 중앙부분에 고불순물 농도의 p형 영역인 p++형 영역(17)이 형성된다.
결과적으로, p++형 영역(17)이 있기 때문에, n형 영역(8)들 사이로 누설 전류가 흐를 수 없게 된다.
또한, p형 실리콘 기판(1)의 주표면측 상의 n형 영역(8)의 양측에 n형 영역(8)과 n형 영역(8)과 인접한 곳보다 고불순물 농도를 갖는 n+층인 n+확산층(18)들이 형성된다.
그리고, n+확산층(18) 내에 n+확산층(18)보다 고불순물 농도를 갖는 n++층인 n++확산층(19)이 형성된다.
결과적으로, n형 영역(8)의 불순물 농도가 낮을지라도, n형 영역(8)과 n+확산층(18)이 서로 인접하기 때문에 n형 부분의 전기 저항이 줄어들 수 있다.
더욱이, n+확산층(18)보다 높은 불순물 농도를 갖는 n++확산층(19)을 n+확산층(18) 내에 형성하기 때문에, p형 실리콘 기판(1)의 주표면측 상의 강전계의 집중이 방지될 수 있다.
그러므로, 절연 저항 전압(insulation withstanding voltage)을 향상시킬 수 있다.
또한, p형 실리콘 기판(1)의 뒷면에 뒷면 전극으로서의 저항전극(2)이 있기 때문에, 저항전극(2)의 이용에 의해서 p형 실리콘 기판(1)의 전위(potential)를 제어하므로, n형 영역(8)들 사이에 흐르는 누설전류는 확실히 방지될 수 있다.
다결정 실리콘층(3)은 표면전극(7)들 사이의 부분의 일부에 형성되고, 두께 방향으로 관통하는 절연 그루브(3a)들을 갖는다.
절연 그루브(3a)들의 개구는 표면전극(7)들과 대응하는 긴 변(longer side)과 강전계 드리프트층(6)의 세로방향과 대응하는 짧은 변(shorter side)의 직사각형 모양을 갖는다.
결과적으로, 강전계 드리프트층(6)들 사이와 표면전극(7)들 사이로 누설 전류가 흐르지 못하도록 한다.
더욱이, 본 실시 예의 전계방사형 전자원(10)에서, p형 실리콘 기판(1)과 다결정 실리콘층(3)사이에 로코스 공정에 의해서 절연층(15)이 형성된다.
절연층(15)은 두께 방향으로는 p형 실리콘 기판 안에 일부에 삽입되어 형성되지만, 폭 방향으로는 양쪽 끝의 두께가 끝 쪽으로 가면서 서서히 감소하도록 형성된다..
p형 실리콘 기판(1)과 다결정 실리콘층(3) 사이에 절연층(15)이 형성될지라도, 다결정 실리콘층(3) 표면들과 강전계 드리프트층(6) 사이의 단차(step)는 감소할 수 있다.
그러므로, 절연층(15)의 형성으로 인한 표면전극(7)의 단선(breaking)을 방지한다.
잘 알려진 바와 같이, 로코스 공정은 MOS소자와 절연 물질과 같은 소자를 제조하는데 사용된다.
절연층(15)을 형성하는 로코스 공정의 사용은 웨이퍼(wafer)와 웨이퍼들 사이의 절연층(15)의 형상의 변화를 줄이는 것이 비교적 쉽게 가능하게 한다.
p형 실리콘 기판(1)의 주표면측 전면 위에 형성된 다결정 실리콘층(3)의 일부를 양극 산화하여 다공질화하는 방법에 의해 강전계 드리프트층(6)을 형성하는 경우에, 백금으로 이루어진 음극에 대해 n형 영역(8)은 양극으로 사용될 수 있다.
그러므로, 양극산화를 하는 동안에 다결정 실리콘층(3) 위의 보호막이 필요하지 않으므로, 제조공정이 간단해 진다.
강전계 드리프트층(6) 상에 위치한 표면전극(7)의 부분보다 좁은 폭을 갖는 세폭부(7a)를 다결정 실리콘층(3) 상에 위치하도록 형성한다.
다결정 실리콘층(3)상의 부분(세폭부(7a))의 폭을 강전계 드리프트층(6) 상의 표면전극의 부분의 폭보다 작도록 표면전극(7)이 형성되기 때문에, 디스플레이 장치를 사용할 때, 전압이 인가되지 않은 n형 영역(8) 위의 표면전극(7)에서 전자들이 방출될 가능성이 있고, 표면전극(7)이 전체 길이에 걸쳐 일정한 폭일 경우에 비교하여 전자들이 방출될 가능성이 줄어든다.
그러므로, 전자 흐름의 직진성(straightness)은 누화를 줄임으로서 향상될 수 있다.
또한, 표면전극(7)과 다결정 실리콘층(3) 사이에 절연막을 형성함으로서 전자 흐름의 직진성을 향상시킬 수 있으므로, 누화가 감소될 수 있다.
본 실시 예에 따른 전계방사형 전자원(10)의 제조방법은 다음과 같이 설명할 수 있다.
실리콘 질화막이 플라즈마 CVD공정 등에 의해 p형 실리콘 기판(1)의 주표면상에 형성된 후에, 실리콘 질화막(14)의 스트라이프 패턴이 포토리소그래피 공정과 식각 공정에 의해 형성되고, 스트라이프 형태의 실리콘 질화막(14)이 형성된 p형 실리콘 기판(1)의 주표면측을 스트림(stream) 비결정질에서의 습식 산화하여, 실리콘 질화막(14)에 의해 덮여지지 않은 p형 실리콘 기판(1)의 주 표면의 일부를 선택적으로 산화하여 실리콘 산화막을 형성함으로서 절연층(15)을 형성한다.
간략하게 말하면, 절연막(15)은 로코스 공정에 의해서 형성된다.
그 후에, 식각에 의해 실리콘 질화막을 제거하고, 절연막(15)을 마스크로 사용하여 P이온 등을 주입함으로서, p형 실리콘 기판(1)의 주표면측 상에 스트라이프 형태의 n형 영역(8)을 형성한다.
그리고, n형 영역(8)과 절연층(15) 상에 LPCVD 공정에 의해 다결정 실리콘층(3)을 형성한다.
그리고 나서, 55wt%의 HF용액과 에테놀을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 n형영역(8)을 사용하여 실리콘층(3)이 다공질화되도록 빛을 조사하는 동안 정전류로 양극산화공정을 수행한다.
그로 인해, n형 영역(8) 상에 다공질화 다결정 실리콘층이 형성된다.
다공질화 다결정 실리콘층(5)은 건조산소기압에서 램프 열처리 장치를 사용하여 급속열산화(RTO)한다.
p형 실리콘 기판(1)의 주표면측 상에 금속막의 기상 증착법에 의해 n형 영역(8)과 수직인 방향의 스트라이프 형태로 표면전극(7)을 형성한다.
본 실시 예에서, p형 실리콘 기판(1)이 전도성 기판과 같이 사용되고, n형 영역(8)이 확산층과 같이 사용된다고 할지라도, 전도성 기판은 p형 실리콘 기판으로, n형 영역(8)은 확산층으로 한정되지는 않는다.
스트라이프 형태로 형성된 확산층은 스트라이프 형태로 형성된 확산층들이 서로 간에 절연되고, 전도성 기판과 전기적으로 절연되는 한, 다른 형상으로 만들어 질 수 있다.
(제 6실시 예)
도 24에 도시한 바와 같이, 본 실시 예의 전계방사형 전자원(10)의 기본 구성은 도 23과 실질적으로 같다.
표면전극(7) 폭의 전체 길이가 일정하게 형성되고, 두께 방향으로 강전계 드리프트층(6)을 겹치지 않는 부분 상에 절연막(21)이 형성되는 특징이 있다.
제 1실시 예의 구성 요소들과 비슷한 구성 요소들은 동일한 참조 번호들로 표시된다.
본 실시 예의 전계방사형 전자원(10)에서는, 절연막(21)이 두께 방향의 강전계 드리프트층(6)을 겹치지 않는 부분 상에 형성되기 때문에, 디스플레이 장치를 사용할 때, 전압이 인가되지 않은 n형 영역(8) 상의 표면전극(7)에서 방출되는 전자들이 줄어들 가능성이 있다.
그러므로, 전자 흐름의 직진성은 향상될 수 있고, 그로 인해 누화가 절감된다.
디스플레이 장치의 응용에 있어서, 강전계 드리프트층(6)과 중첩되지 않는 부분에서의 표면전극(7)의 두께가 강전계 드리프트층(6)과 중첩되는 부분의 두께와 비교하여 증가하도록 절연막을 형성하는 것 대신에, 위에서 설명한 구조가 사용되어, 전압이 인가되지 않은 n형 영역(8) 상의 표면전극(7)에서 방출된 전자가 줄어들 수 있다.
그러므로, 전자흐름의 직진성은 향상될 수 있고, 그로 인해 누화가 절감된다.
(제 7실시 예)
도 25a 내지 도 25c에 도시한 바와 같이, 본 실시 예에서의 전자원은 p형 실리콘 기판(1)의 일측 상에 형성된 다공질화 다결정 실리콘으로 이루어진 강전계 드리프트층(6)과, 낮은 일함수와 강전계 드리프트층(6)의 일부를 덮는 높은 산화성 저항을 갖는 10㎚ 두께의 금막(gold film)으로 이루어진 표면전극(7)과, 실리콘 기판(1)의 뒷면에 형성되는 0.5㎛ 두께의 알루미늄막으로 이루어진 뒷면 전극(back electrode)(2)과, 표면전극(7)과 단자 전극(terminal electrode)(71)과 연결된 배선 전극(wiring electrode)(72)으로 구성된다.
배선 전극(72)과 단자 전극(71)은 공통적으로 1.5㎛의 두께를 갖는 알루미늄막으로 이루어지고, 배선 전극(72)은 표면 전극(7)과 전기적으로 연결되며, 배선 전극(72)과 강전계 드리프트층(6) 사이에는 0.5㎛의 두께를 갖는 실리콘 산화물로 이루어진 절연층(16)을 형성한다.
본 실시 예에 따르면, 큰 두께와 그로 인해 낮은 전기 저항을 갖는 배선 전극(72)이 표면전극(7)과 분리되어 형성되기 때문에, 전자방출효율(electron emission efficiency)이 향상되고, 동작 전압이 절감되고, 열 발생이 감소되고, 동작 속도가 향상되고, 전자 방출 효율의 다양성이 절감되고, 면내 방출전류밀도(current emission density)가 절감되고, 표면전극(7)의 파손에 의한 고장이 줄어들고, 성능과 품질이 향상된다.
또한, 0.5㎛의 두께를 갖는 실리콘 산화물로 이루어진 절연층(16)이 배선 전극(72)과 강전계 드리프트층(6) 사이에 형성되기 때문에, 강전계 드리프트층(6)에서 배선전극으로 직접 들어가는 전자들로 인한 무효전류(ineffective current)가 제거될 수 있다.
그러므로, 이러한 배선전극(72)을 형성하기 때문에, 전자방출효율이 더욱 향상된다.
더욱이, 배선전극(72)과 단자전극(71)이 같은 두께를 가진 같은 물질로 이루어지기 때문에, 단자전극(71)의 형성과 동시에 배선 전극(27)이 형성될 수 있으므로, 배선전극(72)의 제조공정은 여러 단계로 늘어나지 않는다.
또한, 배선전극을 약 10㎚의 가장 큰 두께를 갖도록 표면전극(7)과 분리하여 형성하고, 강전계 드리프트층(6)에서 발생되는 줄(Joule) 열은 배선전극(72)을 통해 효과적 방출할 수 있다.
그로 인해, 전자원의 시간적 안정성을 향상할 수 있다.
두꺼운 배선전극(72)에 의해 둘러싸인 표면전극(7)과 같은 구조를 이용함으로서, 방열성 높이고, 이로 인해, 전자원의 시간적 안정성을 향상시킬 수 있다.
(제 8실시 예)
도 26a 내지 도 26c에 도시한 바와 같이, 본 실시 예의 전자원은 p형 실리콘 기판(1)의 일측 상에 형성된 다공질화 다결정 실리콘으로 이루어진 강전계 드리프트층(6)과, 낮은 일함수와 강전계 드리프트층(6)의 일부를 덮는 높은 산화성 저항을 갖도록 10㎚ 두께의 금막(gold film)으로 이루어진 표면전극(7)과, 실리콘 기판(1)의 뒷면에 형성되는 0.5㎛ 두께의 알루미늄막으로 이루어진 뒷면전극(back electrode)(2)과, 표면전극(7)과 단자전극(terminal electrode)(71)과 연결된 배선전극(wiring electrode)(72)으로 구성된다.
배선전극(72)과 단자전극(71)은 공통적으로 1.5㎛의 두께를 갖는 알루미늄막으로 이루어진다.
한편, 배선전극(72)은 표면전극(7)과 전기적으로 연결된다.
강전계 드리프트층(6)으로 이루어진 다공질화 다결정 실리콘은 배선전극(72)의 하부의 일부를 제외하고 제거되며, 배선 전극(72)의 대부분은 평면 실리콘 기판(1) 상에 형성된 0.5㎛의 두께를 갖는 실리콘 산화막으로 이루어진 절연층(16)에 의해 삽입된다.
본 실시 예에 따르면, 제 7실시 예의 이점에, 다공질화 다결정층으로 이루어진 강전계 드리프트층(6)이 배선전극(72)의 하부 일부를 제외하고 제거되며, 배선전극(72)은 상당한 표면 요철을 갖는 다결정 실리콘층 상이 아닌 실리콘 기판(1)의 평평한 표면 상에 형성될 수 있다.
결과적으로, 파손과 전극들의 전기 저항의 증가가 발생되는 것이 방지될 수 있다.
그러므로, 제 7실시 예와 비교하여, 전자방출효율의 향상, 동작 전압의 절감, 열 발생의 절감, 동작 속도 향상, 전자방출효율과 면내 전류방출밀도의 변화 절감, 표면전극(7)의 파손으로 인한 고장 절감, 성능과 품질 향상 등의 효과가 있다.
(제 9실시 예)
도 27a와 도 27b에 도시한 바와 같이, 본 실시 예는 다공질화 다결정 실리콘층으로 이루어진 강전계 드리프트층(6)은 기판 상에 매트릭스로 형성된다.
예를 들어, 실리콘 기판(1)과, 강전계 드리프트층(6) 상에 형성된 제 7, 8실시예의 두께와 비슷한 두께를 갖는 금막으로 이루어진 표면 전극(7)과, 열(row)로 배열된 표면 전극(7)과 대응하는 배선전극(72)으로 구성된다.
배선전극(72)들은 제 7, 8실시 예의 두께와 비슷한 두께를 갖는 알루미늄막으로 이루어지고, 도 28a와 도 28b에 도시된 표면전극(7)과 같은 두께의 결합전극(linkage electrode)(73)에 의해서 표면전극(7)과 전기적으로 연결된다.
한편, 같은 시간에 강전계 드리프트층(6)에서 발생한 열은 결합전극(73)과 실리콘 기판(1)으로 옮겨져 분산된다.
절연층(16)은 배선전극(72)의 하부에 형성된다.
위에서 설명한 형상에서, 표면전극(7)이 결합전극(73)에 의해서 배선전극(72)과 연결되고, 또한, 도 29a와 도 29b에 도시한 바와 같이, 배선전극(72)으로 둘러싸인 표면전극(7)의 형성으로 인해 표면전극(7)은 배선전극(72)과 전기적으로 연결될 수 있다.
이러한 경우에, 배선전극(72)에 의한 높은 방열 효과를 얻을 수 있다.
(제 10실시 예)
본 실시 예의 전계방사형 전자원은 도 30a 내지 도 30c를 참조하여 다음과 같이 설명될 수 있다.
전계방사형 전자원은, p형 실리콘 기판(1)과, p형 실리콘 기판(1)의 주표면 상에 스트라이프 형태로 형성된 n형 영역(8)(확산층)과, p형 실리콘 기판(1)의 뒷면 상에 약 0.5㎛의 두께를 갖는 알루미늄막으로 이루어진 뒷면전극(저항전극)과, p형 실리콘 기판(1)의 표면에 LPCVD공정을 이용하여 형성하는 다결정 실리콘층(반도체 결정층)(3)과, 다결정 실리콘층(3)의 일부에 빛을 조사하여 양극산화공정을 수행하고, 부분적으로 다공질화한 후에, 급속열산화를 하여 형성하는 다공질화 다결정 실리콘층(강전계 드리프트층)(6)과, 다결정 실리콘층(3)과 각각의 다공질화 다결정 실리콘층(6)의 일부를 덮도록 형성되는 표면 전극(7)과, 외부 회로로 표면전극(7)을 전기적으로 연결하는 다결정 실리콘층(3)의 표면에 기상증착법에 의해서약 1.5㎛의 두께로 형성되는 알루미늄막으로 이루어진 단자전극(71)으로 구성된다.
표면전극(7)은 다결정 실리콘층(3)의 표면 위와, 다공질화 다결정 실리콘층(6)의 표면 위에 기상증착법에 의해 형성된 약 10㎚의 두께의 금막으로 이루어진 금속박막(7a)과, 다결정 실리콘층(3)의 영역에 형성된 금속박막(7a)의 표면 상에 기상증착법에 의해 형성된 약 1.5㎛의 두께의 알루미늄막으로 이루어진 금속박막(7b)으로 구성된다.
다공질화 다결정 반도체층은 다공질화 다결정 실리콘층(6)으로 구성된다.
절연층(16)은 다공질화 다결정 실리콘층(6)과 표면전극(7)의 일부의 다결정 실리콘층(3) 사이에 형성된다.
본 실시 예에서, 전도층을 갖는 p형 실리콘 기판은 전도성 기판과 같이 사용되는 n+ 확산층에 형성되고, 전도성 기판은 전계방사형 전자원의 음극으로 이루어지고, 진공 중에서 다공질화 다결정 실리콘층(6)을 지지하고, 다공질화 다결정 실리콘층(6)으로 전자를 주입한다.
그러므로, 전도성 기판은 전계방사형 전자원의 음극으로 이루어지고, 다공질화 다결정 실리콘층(6)을 지지하며, p형 실리콘 기판(1)으로 한정되지 않는다.
유리과 같은 절연성 기판은 전도성막을 가지고 형성되며, 전도성 기판과 같이 사용될 수 있다.
강전계 드리프트층으로 이용되는 다공질화 다결정 실리콘층(6)은 다결정 실리콘층(3)의 일부를 다공질화하고, 급속열산화하여 형성되기 때문에, 다결정 실리콘층(3)의 표면과 다공질화 다결정 실리콘층(6)의 표면은 같은 평면상에 형성된다.
표면전극(7a)은 다공질 실리콘층(6)과 p형 실리콘 기판(1)의 표면 상의 다공질화 다결정 실리콘층(6)이 아닌 부분을 넘어서 확장되도록 형성된다.
다공질화 다결정 실리콘층(6)이 아닌 부분과 다공질화 다결정 실리콘층(6)은 표면이 같은 평면에 있도록 형성되기 때문에, 금속박막(7a)은 단차없는 영역에 형성될 수 있다.
그러므로, 파손과 막의 전기적 저항의 증가는 단차가 있는 영역의 금속박막(7a)을 형성하는 경우보다 덜 발생하게 된다.
또한, 다공질화 다결정 실리콘층(6)의 표면에 형성되는 금속박막(7a)은 전자들이 금속박막(7a) 중에 확산되어 다공질화 다결정 실리콘층(6)의 표면에 도달하는 것을 방지하도록 매우 작은 두께로 형성된다.
그러나, 다공질화 다결정 실리콘층(6) 외의 영역에 매우 얇게 형성되도록 금속박막(7b)을 만드는 것이 필요하지는 않다.
그래서, 금속박막(7b)은 금속박막(7a)보다 두껍게 형성된다.
그러므로, 금속박막(7b)을 단선과 전기 저항의 증가를 방지하도록 만들 수 있다.
또한, 다결정 실리콘층(6) 외의 다결정 실리콘층(3)과 표면전극(7) 사이에 절연층(16)을 형성하기 때문에, 전자 흐름의 직진성이 향상될 수 있고, 누화의 절감 효과가 있다.
위에서 설명한 것과 같이, 표면전극(7)을 구성하는 금속박막(7a,7b)의 전기 저항이 증가하는 것을 억제하기 때문에, 전류 흐름에 의해 표면전극(7)에서 발생하는 열이 절감될 수 있다.
그러므로, 열 손실의 절감과 전자방출효과가 향상된다.
표면전극(7)의 전기저항이 증가되는 동안에 표면전극(7)에서의 전류 흐름에 인하여 전압 강하가 증가한다.
그리고, 다공질화 다결정 실리콘층(6)에 인가된 전압 때문에, 단자전극(71)과 뒷면전극(2)에 인가된 동작 전압보다 낮은 동작 전압을 높여야 하고, 동작 전압의 증가는 전기 저항의 증가를 억제하는 것에 의해 억제된다.
더구나, 표면전극(7)에서 발생하는 전압 강하는 위치에 따라 다르다.
그러므로, 표면전극(7)이 높은 전기 저항을 가지면, 전자방출효과와 방출전류밀도는 위치에 따라 다를 수 있다.
그러나, 표면전극(7)의 전기저항의 증가가 억제되는 것과 같이, 전자방출효과와 전류방출밀도는 위치에 따라 다르게 억제된다.
더욱이, 표면전극(7)의 전기저항이 증가하면, 시정수도 증가하고, 그 결과, 동작이 느려진다.
그러나, 표면전극(7)의 전기저항이 증가되는 것이 억제되기 때문에, 동작 속도가 느려지는 것을 줄일 수 있다.
표면전극(7)은 전계방사형 전자원의 양극을 이룬다.
양극으로서의 표면전극(7)과 음극으로서의 n형 영역(8)에 전압이 인가되면, n형 영역(8)으로부터 주입된 전자들은 다공질화 다결정 실리콘층(6)을 통과하여 드리프트하고, 다공질화 다결정 실리콘층(6)의 표면에 도달하며, 터널 효과(tunneleffect)에 인해 금속박막(7a)의 표면으로부터 방출된다.
방출된 자유 전자(free electron)의 에너지는 n형 영역(8)과 금속박막(7a)에 인가된 DC전압과 금속박막(7a)의 일함수의 차이에 의해 얻어진 에너지이다.
그러므로, 금속박막(7a)의 일함수를 가능한 작게 하는 것이 바람직하다.
또한, 금속박막(7a)의 산화에 의해 금속박막(7a)의 표면에 산화막을 형성하기 때문에, 금속박막(7a)을 통한 전자방출효율이 감소하고, 산화를 억제하는 금속은 금속박막(7a)을 이루는 물질이 적합하다.
본 실시 예에서는 금속박막(7a)으로 금이 이용되지만, 금속박막(7a)을 만들기 위한 물질은 금으로 한정되지 않고, 일함수가 낮고 백금, 이리듐, 로듐, 루테늄 또는 이들 금속들의 합금과 같이 고내산화성의 어떠한 금속도 사용이 가능하다.
또한, 본 실시 예에서는 금속박막(7a)의 표면 상의 다공질화 다결정 실리콘층(6) 외의 영역에 형성된 금속박막(7b)을 위한 낮은 저항성의 물질과 알루미늄을 사용하는 것이 바람직하다.
그러나, 금속박막(7b)의 물질은 알루미늄으로 한정되지 않고, 낮은 저항을 갖는 어떠한 금속도 사용이 가능하다.
또한, 금속박막(7a,7b)과 전극(71,72)의 두께는 위에서 설명한 값으로 한정되지 않는다.
위에서 설명한 것과 같이, 다결정 실리콘층(3)의 표면에 형성된 표면전극(7b)과 단자전극(71)은 실질적으로 같은 두께를 갖는 같은 물질로 만들어지고, 표면전극(7b)과 단자전극(71)은 동일한 한가지의 공정으로 형성될 수 있다.
(제 11실시 예)
본 실시 예의 전계방사형 전자원은 도 31a 내지 도 31b를 참조하여 다음과 같이 설명될 것이다.
제 10실시 예의 전계방사형 전자원의 표면 전극(7)은 다결정 실리콘층(3)과 다공질화 다결정 실리콘층(6)의 표면에 형성된 금막으로 이루어진 금속박막(7a)과, 금속박막(7a) 상의 다결정 실리콘층(3) 영역에 형성된 알루미늄막으로 이루어진 금속박막(7b)으로 구성된다.
한편, 본 실시 예의 전계방사형 전자원의 표면 전극(7)은 다공질화 다결정 실리콘층(6)의 표면에 기상증착법에 의해 형성된 약 10㎚의 금막으로 이루어진 금속박막(7a)과, 다결정 실리콘층(3)의 표면에 기상증착법으로 형성된 약 1.5㎛의 알루미늄막으로 이루어진 금속박막(7b)으로 구성된다.
표면전극(7) 외의 구성은 제 10실시 예와 같다.
그러므로, 동일한 참조 번호를 갖는 같은 구성 요소에 대한 설명은 생략한다.
다결정 실리콘층(3)과 다공질화 다결정 실리콘층(3)의 표면이 실질적으로 같은 면에 형성되기 때문에, 금속박막(7a, 7b)은 단차가 없는 영역에 형성될 수 있다.
그러므로, 파손과 막 저항의 증가는 단차가 있는 영역의 금속박막(7a,7b)을 형성하는 경우보다 덜 발생하게 할 수 있다.
제 10실시 예에서 설명한 것과 관련하여, 표면전극(7)은 전계방사형 전자원의 양극을 구성한다.
양극으로서의 표면전극(7)과 음극으로서의 n형 영역(8) 사이에 전압을 인가하면, n형 영역(81)으로부터 주입된 전자들은 다공질화 다결정 실리콘층(6)을 통과하여 드리프트하고, 다공질화 다결정 실리콘층(6)의 표면에 도달하며, 전자는 터널 효과로 인해 금속박막(7a)의 표면으로부터 방출된다.
방출된 자유 전자의 에너지는 n형 영역(8)과 금속박막(7a) 사이에 인가된 DC전압과 금속박막(7a)의 일함수의 차이에 의해 얻어진 에너지이다.
그러므로, 금속박막(7a)의 일함수를 가능한 작게 하는 것이 바람직하다.
또한, 금속박막(7a)의 산화에 의해 금속박막(7a)의 표면에 산화막을 형성하기 때문에, 금속박막(7a)을 통한 전자방출효율이 감소하고, 산화를 억제하는 금속은 금속박막(7a)을 이루는 물질이 적합하다.
본 실시 예에서는 금속박막(7a)으로 금이 이용되지만, 금속박막(7a)을 만들기 위한 물질은 금에서 한정되지 않고, 일함수가 낮고 백금, 이리듐, 로듐, 루테늄 또는 이들 금속들의 합금과 같이 고내산화성의 어떠한 금속도 사용이 가능하다.
또한, 본 실시 예에서는 금속박막(7a)의 표면 상의 다공질화 다결정 실리콘층(6) 외의 영역에 형성된 금속박막(7b)을 위한 낮은 저항성의 물질과 알루미늄을 사용하는 것이 바람직하다.
그러나, 금속박막(7b)의 물질은 알루미늄으로 한정되지 않고, 낮은 저항을 갖는 어떠한 금속도 사용이 가능하다.
또한, 금속박막(7a,7b)과 전극(71,72)의 두께는 위에서 설명한 값으로 한정되지 않는다.
(제 12실시 예)
본 실시 예의 전계방사형 전자원은 도 32a 내지 도 32f를 참조하여 다음과 같이 설명될 것이다.
본 실시 예에서, p형 실리콘 기판(10Ω㎝의 저항을 갖는 (100) 기판)은 전도성 기판으로 사용된다.
먼저, p형 실리콘 기판(1)의 주표면 상에 스트라이프 형태로 n형 영역(n+ 도전층)(8)을 형성하고, 뒷면에 저항 전극(2)을 형성한다.
그리고 나서, 도 32a에 도시한 바와 같이, n형 영역(8)을 덮도록 LPCVD 공정에 의해 1.5㎛ 두께를 갖는 언도프드 다결정 실리콘층(3)을 형성한다.
LPCVD 공정에 의한 성막 조건은 610℃의 기판온도, 600sccm의 SiH4, 20Pa의 배출 챔버 압력이다.
다결정 실리콘층(3)의 성막 방법은 LPCVD 공정으로 한정되지 않고, 스퍼터링 또는 플라즈마 CVD공정에 의해 비결정성 실리콘층을 형성한 후에, 열처리하여 상기 비결절성 실리콘층을 결정화하고, 그것에 의해서 다결정 실리콘층(3)을 형성하는 방법이 이용될 수 있다.
그리고 나서, 도 36b에 도시한 바와 같이, 다결정 실리콘층(3) 상에 플라즈마 CVD 공정에 의해 1㎛의 두께를 갖는 실리콘 산화층(4)을 형성한다.
실리콘 산화층(4)을 형성하는 조건은 225℃의 기판 온도, 50sccm의 SiH4와,875sccm의 N2O와, 133Pa의 배출 챔버 압력, 150W(0.05W/㎠의 전원 밀도)의 아크 방전 파워이다.
실리콘 산화층(4)의 형성방법은 플라즈마 CVD 공정으로 한정되지 않고, 열산화법을 이용한 공정이 사용될 수 있다.
그 후에, 도 32c에 도시한 바와 같이, 다결정 실리콘층(3) 상의 실리콘 산화층은 포토리소그래피 공정과 식각 공정에 의해 형성된다.
그리고 나서, 55wt%의 HF용액과 에테놀(ethanol)을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 p형 실리콘 기판(1)(저항전극(2))은 다결정 실리콘층(3)의 일부를 노출하도록 빛을 조사하는 동안 정전류로 양극 산화 공정을 실행하는데 사용된다.
그러므로, 도 32d에 도시한 바와 같이, 다공질화 다결정 실리콘층(5)이 부분적으로 형성된다.
본 실시 예에서, 양극산화공정의 조건은 20㎃/㎠의 정전류밀도와, 15초 동안의 양극산화시간과, 양극산화공정 중에 500W 텅스텐 램프에 의한 광조사이다.
이로 인해, 1㎛ 두께의 다공질화 다결정 실리콘층이 형성된다.
본 실시 예에서, 다결정 실리콘층(3)이 두께 방향의 중간 지점까지 다공질화되는 동시에, 다공질 실리콘층(3)은 p형 실리콘 기판(1)에 도달하는 깊이까지 다공질화된다.
또한, 본 실시 예에서, 다공질화 다결정 실리콘층(5)의 다공도가 일정하도록양극산화공정 동안 전류밀도를 일정하게 유지한다.
양극산화공정 동안에 전류밀도를 변할지라도, 높은 다공도의 다결정 실리콘층과 낮은 다공도의 다결정 실리콘층이 교대로 적층된 구조, 또는, 두께 방향으로 계속적으로 변하는 다공도의 구조를 갖도록 형성한다.
양극산화공정 동안에 상기 전해용액에 의해서 두께 1㎛의 산화 실리콘층(4)이 식각되고, 상기 전해용액에 의한 산화 실리콘 식각률은 약 0.14㎛/분 이며, 양극산화시간은 15초이다.
그러므로, 산화 실리콘층(4)은 마스크로서의 기능을 확실하게 수행한다.
그 후에, 도 32e에 도시한 바와 같이, 급속열산화(RTO) 공정으로 다공질화 다결정 실리콘층(5)의 일부를 산화한다.
급속열산화의 조건은 900℃의 산화 온도와, 한 시간의 산화 시간이다.
본 실시 예에서는 다공질화 다결정 실리콘층(5)의 일부를 산화하지만, 다공질화 다결정 실리콘층(5) 전부를 산화할 수도 있다.
그리고 나서, 도 32f에 도시한 바와 같이, 다공질화 다결정 실리콘층(6)과 다결정 실리콘층(3)상에 마스크를 이용한 기상증착법에 의해 n형 영역(8)과 교차하도록 스트라이프 형태의 금박막을 형성한다.
그로 인해, 금박막으로 이루어진 금속박막(7)(금속 전극(metal electrode))이 형성되어 전계 방사형 전자원(10)을 제조한다.
본 실시 예에서, 금속박막(7)으로 금을 이용하였지만, 금속박막(7) 물질은 금에 한정되지 않고, 알루미늄, 크롬, 텅스텐, 니켈, 백금과 같이 낮은 일함수를갖는 금속이나 이들 금속의 합금의 사용이 가능하다.
금박막의 두께가 10㎚로 정해져 있지만, 그 두께도 이 값으로 한정되지는 않는다.
위에서 설명한 금속박막(7)과 마주보도록 위치한 콜렉터전극(도시되지 않음)을 갖는 전계방사형 전자원(10)을 진공 챔버(도시되지 않음) 내에 주입하고, 진공 챔버 내의 진공도를 5×10-5Pa로 한다.
양극으로서의 금속박막(7)과 음극으로서의 n형 영역(8) 사이에 20V의 직류 전류 전압을 인가하고, 양극으로서의 콜렉터전극과 양극으로서의 금속박막(7)을 양극 사이에 100V의 직류 전류 전압을 인가하면, 금속박막(7)의 표면에서 콜렉터전극으로 방출되는 전자들을 관찰할 수 있다.
뒷면전극(2)은 n형 영역에서 음의 위상을 더욱 잘 갖는다.
본 실시 예에 따른 전계방사형 전자원의 제조방법은, 다공질화 다결정 실리콘층(5)을 형성하기 위한 양극산화공정에서 마스크를 사용한 포토리소그래피 공정과 식각 공정에 의해 산화 실리콘층(4)을 패턴화하기 때문에, 다공질화 다결정 실리콘층(5)의 패턴 형성의 정밀도가 향상된다.
또한, 산화 다공질화 다결정 실리콘층(6)의 접촉면과 금속박막(7)이 산화 실리콘층(4)의 패턴 형성 정밀도에 의해 결정되고, 전자방출면적의 정밀도가 낮은 가격에서 향상될 수 있다.
본 실시 예에서, 도전성 기판으로 p형 실리콘 기판(1)(10Ω㎝의 저항성을 갖는 (100)기판)이 이용되지만, 도전성 기판은 p형 실리콘 기판(1)으로 한정되지 않는다.
예를 들어, 크롬박막이나 ITO박막과 같은 도전박막으로 코팅된 투명 기판이 이용될 수 있고, p형 실리콘 기판(1)과 같은 반도체 기판을 이용하는 경우와 비교했을 때, 대면적화와 제조가격의 저렴화가 가능하다.
(제 13실시 예)
도 33은 제 12실시 예의 전계방사형 전자원을 이용한 평면발광장치의 구조단면도이다.
제 12실시 예의 구성 요소들과 비슷한 구성 요소들은 동일한 참조 번호들로 나타나 질 것이며, 설명은 생략되어 질 것이다.
본 실시 예의 평면발광장치는 전계방사형 전자원(10)과, 상기 전계방사형 전자원(10)의 금속박막(7)의 반대편에 위치한 투명전극(31)으로 구성되고, 상기 투명전극(31)은 전계방사형 전자원(10)에 의해 전자가 방출되어 조사될 때, 가시광을 방출하는 형광체(32)로 덮여있다.
투명전극(31)은 투명 전도성 막으로 이루어지고, 투명 기판으로 이루어진 투명 시트(sheet)(33)에 형성된다.
투명전극(31)과 형광체(32) 상의 투명 시트(33)는 스페이서(34)를 매개로 전계방사형 전자원(10)과 일체화되어 형성된다.
투명 시트(33)와, 스페이서(34)와, 전계방사형 전자원(10)에 의해 둘러싸인 내부 공간을 소정의 진공도로 배출한다.
전계방사형 전자원(10)에서 전자가 방출되면, 빛을 발광시키는 형광체(32)는 투명전극(31)과 투명 시트(33)를 통하여 외부로 빛을 발광하여 디스플레이한다.
본 실시 예의 평면발광장치에서, 투명전극(31)을 음극으로, 금속박막(7)을 양극으로 하여 투명전극(31)과 금속박막(7) 사이에 1kV의 DC전압 Vc를 인가하고, 금속박막(7)을 양극으로 하여 금속 박막(7)과 전계방사형 전자원(10) 사이에 20V의 DC전압 Vps를 선택적으로 인가한다.
본 실시 예에서, 전자원은 다공질화 다결정 반도체층을 산화하여 만들어진 강전계 드리프트층(6)으로 구성되기 때문에, 전자들은 금속박막(7)에 수직방향으로 같은 평면에 거의 일정하게 방출된다.
따라서, 종래의 평면발광장치에 사용되었던 전자를 모으는 것이 필요하지 않게 되어, 구조가 더욱 간단해지고 가격이 저렴해진다.
또한, 본 실시 예의 전계방사형 전자원(10)의 전자방출면적패턴은 높은 정밀도를 갖고, 빛의 방출이 평평하지 않은 평판발광장치를 얻을 수 있다.
특히, 본 실시 예에서, 저항 전극(2)이 n+도전체층(8)이 음전위(negative potential)로 충전되는 경향이 있기 때문에, 전도체층 사이의 누설 전류가 흐르는 것이 방지된다.
(제 14실시 예)
도 34는 디스플레이 장치에 제 12실시 예의 전계방사형 전자원(10)의 구조가 사용된 것을 나타내는 도면이다.
본 실시 예에서는 도 34에 도시한 바와 같이, 스트라이프 형태를 갖는 n+도전체층(8) 상에 열산화된 다공질화 다결정 실리콘층(6)을 형성하고, n+ 도전체층(8)의 스트라이프 패턴을 교차하도록 스트라이프 형태로 금속박막(7)을 형성한다.
또한, 투명전극(31)은 전계방사형 전자원(10)의 금속박막(7)과 마주보도록 위치하고, 전계방사형 전자원(10)의 금속박막(7)의 반대편에 위치한 투명전극(31)은 전계방사형 전자원(10)에 의해 전자들이 방출되도록 빛이 조사되는 동안 가시광을 방출하는 형광체(32)로 덮여있다.
투명전극(31)은 투명 전도성 막으로 이루어지고, 투명 기판으로 구성된 투명 시트(33)에 형성된다.
본 실시 예에서, n+ 영역(8)과 금박막(7)은 서로 직각으로 교차하도록 위치되고, 그것으로 인해, 매트릭스가 형성된다.
금속박막(7)과 n+ 영역(8)의 교차는 각각 픽셀과 대응한다.
그러므로, 전압을 인가한 금속박막(7)과 n+ 영역(8)에 의해 각각의 픽셀은 빛을 발광할 수 있게 된다.
본 실시 예의 디스플레이 장치는, 전계방사형 전자원(10)의 전자방출면적패턴은 높은 정밀도를 가지고, 고선명도의 디스플레이 장치를 만들 수 있다.
(제 15실시 예)
본 실시 예의 전계방사형 전자원의 제조방법은 도 35a 내지 도 35d를 참조하여 다음과 같이 설명할 수 있다.
먼저, 도 35a에 도시한 바와 같이, 절연성 기판(11)의 주표면 상에 스트라이프 형태로 하부전극(lower electrode)(12)을 형성한 후, 절연성 기판(11)의 주표면의 전면의 하부 전극(12)을 덮도록 LPCVD 공정에 의해 1.5㎛의 두께를 갖는 언도프트 다결정 실리콘층(3)을 형성한다.
그리고, 다결정 실리콘층(3)의 표면을 평탄화한다.
LPCVD 공정에 의한 성막 조건은 610℃의 기판 온도와, 600sccm의 SiH4와, 20Pa의 배출 챔버 압력이다.
그러나, 다결정 실리콘층(3)의 성막 방법은 LPCVD 공정으로 한정되지 않고, 스퍼터링이나 플라즈마 CVD 공정에 의해서 형성되는 비결정성 실리콘층을 형성한 후, 비결정성 실리콘층을 열처리에 의해 결정화하여 다결정 실리콘층을 형성하는 방법을 사용할 수 있다.
그리고 나서, 다결정 실리콘층(3) 상에 플라즈마 CVD 공정으로 1㎛의 두께를 갖는 산화 실리콘층(4)을 형성한다.
산화 실리콘층(4)의 성막 조건은, 225℃의 기판 온도와, 50sccm의 SiH4와, 875sccm의 N2O와, 133Pa의 배출 챔버 압력과, 150W의 아크 방전 파워(0.05W/㎠의 전원 밀도)이다.
여기서, 산화 실리콘층(4)의 성막 방법은 플라즈마 CVD 공정으로 한정되지 않고, 예를 들어, 열산화 공정을 이용할 수도 있다.
도 35b에 도시한 바와 같이, 위에서 설명한 산화 실리콘층(4)을 형성한 후에, 포토리소그래피 공정과 식각 공정을 이용하여 산화 실리콘층(4)을 하부전극(12)에 직교하도록 스트라이프 형태로 패턴을 형성한다.
그리고 나서, 55wt%의 HF용액과 에테놀(ethanol)을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 하부 전극(12)으로 다결정 실리콘층(3)의 일부를 노출하도록 빛을 조사하는 동안 정전류로 양극산화공정을 실행한다.
그로 인해, 다공질화 다결정 실리콘층(5)이 스트라이프 형태로 형성된다.
본 실시 예에서, 양극산화공정의 조건은 20㎃/㎠의 정전류밀도와, 15초의 양극산화시간과, 양극산화공정 중에 500W 텅스텐 램프에 의한 광조사이다.
그로 인해, 1㎛ 두께의 다공질화 다결정 실리콘층을 형성한다.
양극산화공정 동안에 상기 전해용액에 의해서 두께 1㎛의 산화 실리콘층(4)이 식각되고, 상기 전해용액에 의한 산화 실리콘 식각률은 약 0.14㎛/분 이며, 양극산화시간은 15초이다.
그러므로, 산화 실리콘층(4)은 마스크로서 확실한 기능을 수행한다.
그 후에, 도 35c에 도시한 바와 같이, 급속열산화(RTO) 공정에 의해 다공질화 다결정 실리콘층(5)을 소정 깊이(다공질화 다결정 실리콘의 일부)로 산화하여 열산화된 다공질화 다결정 실리콘층(6)을 형성한다.
급속열산화의 조건은 900℃의 산화온도와, 한 시간의 산화 시간이다.
본 실시 예에서는 다공질화 다결정 실리콘층(5)의 일부를 산화하지만, 다공질화 다결정 실리콘층(5)의 전부를 산화할 수도 있다.
그 후에, 도 35d에 도시한 바와 같이, 절연성 기판(11)의 주표면측에 기상증착법에 의해 하부 전극(12)의 스트라이프 패턴에 직교하도록 스트라이프 형태로 표면 전극(7)으로서의 금박막을 형성한다.
본 실시 예에서 금속박막(7)으로 금을 이용하지만, 금속박막(7)의 물질은 금으로 한정되지 않고, 알루미늄, 크롬, 텅스텐, 니켈, 백금과 같은 일함수가 낮은 금속과 이들 금속의 합금이 사용될 수 있다.
본 실시 예에서, 금박막(7)의 두께는 10㎚로 정해졌지만, 두께의 값은 이와 같은 값으로 한정되지는 않는다.
본 실시 예에서, 금속 박막(7)은 상부 전극(upper electrode)으로 구성된다.
본 실시 예에서, 다공질화 다결정 실리콘층(5)을 형성하기 위한 양극산화공정에서 마스크를 사용한 포토리소그래피 공정과 식각 공정에 의해 산화 실리콘층(4)을 패턴화하기 때문에, 다공질화 다결정 실리콘층(5)의 패턴 형성의 정밀도가 향상된다.
또한, 산화된 다공질화 다결정 실리콘층(6)의 접촉면과 금속박막(7)이 산화 실리콘층(4)의 패턴 형성 정밀도에 의해 결정되기 때문에, 전자 방출 면적의 정밀도는 낮은 가격에서 향상될 수 있다.
본 실시 예의 전계방사형 전자원(10)에서, 하부전극(12)과 상부전극(7)에 선택적으로 전압을 인가하는 것에 의해 특정 픽셀에서만 전자들의 방출이 가능하다.
(제 16실시 예)
본 실시 예의 전계방사형 전자원의 제조방법은 도 36a 내지 도 36d를 참조하여 다음과 같이 설명될 것이다.
본 실시 예의 방법은 산화 실리콘층(4)의 패턴 형상을 제외하고 제 15실시 예와 실질적으로 같다.
제 15실시 예의 이러한 구조를 요약하면 다음과 같이 설명될 것이다.
먼저, 도 36a에 도시한 바와 같이, 절연성 기판(11)의 주표면 상에 스트라이프 형태로 하부전극(12)을 형성한 후, 절연성 기판(11)의 주표면측의 전면에 하부전극(12)을 덮도록 LPCVD 공정에 의해 1.5㎛의 두께를 갖는 언도프트 다결정 실리콘층(3)을 형성한다.
다음으로, 도 36b에 도시한 바와 같이, 플라즈마 CVD 공정에 의해 다결정 실리콘층(3) 상에 1㎛의 두께를 갖는 산화 실리콘층(4)을 형성한 후에, 포토리소그래피 공정과 식각 공정을 이용하여 산화 실리콘층(4)을 하부 전극(12) 위에 하부 전극(12)의 수직 방향으로 소정 간격을 두고 개구를 갖는 창살 모양으로 패턴화한다.
그리고 나서, 55wt%의 HF용액과 에테놀(ethanol)을 1:1 비율로 혼합하고, 0℃로 냉각한 전해용액과, 음극으로서의 백금전극(도시되지 않음)과, 양극으로서의 하부 전극(12)은 다결정 실리콘층(3)의 일부를 노출하도록 빛을 조사하는 동안 정전류로 양극산화공정을 실행하는데 사용된다.
그로 인해, 다공질화 다결정 실리콘층(5)이 형성된다.
이어, 도 36c에 도시한 바와 같이, 급속열산화(RTO) 공정에 의해 다공질화 다결정 실리콘층(5)을 소정 깊이(다공질화 다결정 실리콘의 일부)로 산화하여 열산화된 다공질화 다결정 실리콘층(6)을 형성한다.
그 후에, 도 36d에 도시한 바와 같이, 절연성 기판(11)의 주표면측에 금속마스크를 이용한 기상증착법에 의해 하부전극(12)의 스트라이프 패턴과 직교하도록 스트라이프 형태의 표면전극(7)으로서의 금박막을 형성하여 전계방사형 전자원(10)을 제조한다.
본 실시 예에서 금속박막(7)으로 금을 이용하지만, 금속박막(7)의 물질은 금으로 한정되지 않고, 알루미늄, 크롬, 텅스텐, 니켈, 백금과 같은 일함수가 낮은 금속과 이들 금속의 합금이 사용될 수 있다.
본 실시 예에서, 금박막(7)의 두께는 10㎚로 정해졌지만, 두께의 값은 이와 같은 값으로 한정되지는 않는다.
본 실시 예에서, 금속 박막(7)은 상부 전극(upper electrode)으로 구성된다.
본 실시 예에서, 다공질화 다결정 실리콘층(5)을 형성하기 위한 양극산화공정에서 마스크를 사용한 포토리소그래피 공정과 식각 공정에 의해 산화 실리콘층(4)을 패턴화하기 때문에, 다공질화 다결정 실리콘층(5)의 패턴 형성의 정밀도가 향상된다.
또한, 산화된 다공질화 다결정 실리콘층(6)의 접촉면적과 금속박막(7)이 산화 실리콘층(4)의 패턴 형성 정밀도에 의해 결정되고, 전자 방출 면적의 정밀도는 낮은 가격에서 향상될 수 있다.
본 실시 예의 전계방사형 전자원(10)에서, 하부전극(12)과 상부전극(7)에 선택적으로 전압을 인가하는 것에 의해 특정 픽셀에서의 전자들의 방출이 가능하다.
또한, 본 실시 예는 다공질화 다결정 실리콘층(6) 외의 금속박막(7)의 하부에 절연층(4)이 형성되기 때문에, 누설 특성과 전자 흐름 거리의 직진성 개선된다.
(제 17실시 예)
도 37은 제 16실시 예의 전계방사형 전자원(10)을 이용한 디스플레이 장치의 구조를 나타낸 도면이다.
도 37에 도시한 바와 같이, 본 실시 예에서, 전계방사형 전자원(10)의 금속박막(7)의 반대편에 위치한 투명전극(31)은 전계방사형 전자원(10)에 의해 전자 빔(beam)이 방출되도록 빛을 조사하는 동안 가시광을 발광하는 형광체(32)로 덮혀있다.
투명전극(31)은 투명 전도성 막으로 이루어지고, 투명 기판으로 구성된 투명 시트(33)에 형성된다.
본 실시 예에서, 투명전극(31)은 동일 면(plane) 내에 형성되고, 열산화된 다공질화 다결정 실리콘층(6)상에 형성된 금전극(7)의 부분과 반대편에 매트릭스 형상으로 형성된다.
형광체(32) 상의 투명전극(31)과 투명 시트(33)는 투명 시트(33)에 의해 둘러싸인 내부공간을 갖도록 스페이서(도시되지 않음)에 의해 전계방사형 전자원(10)과 일체화되어 만들어진다.
스페이서와 전계방사형 전자원(10)은 소정의 진공도로 배출된다.
전압이 인가된 금속전극(7)(이하의 상부전극(7)을 참조)과 하부전극(12)과의 조화에 의한 특정 픽셀에서만 전자빔이 방출될 수 있다.
상기 특정 픽셀의 반대편에 위치한 형광체(32)는 투명 전극(31)과 투명 시트(33)를 통해 디스플레이의 외부로 빛을 방출하도록 한다.
본 실시 예에서, 투명전극(31)을 양극으로 투명전극(31)과 상부전극(7) 사이에 1kV의 직류 전류 전압을 인가하고, 상부전극(7)을 양극으로 상부전극(7)과 하부전극(12) 사이에 20V의 직류 전류 전압을 인가하면, 전자원의 특정 픽셀과 대응하는 형광체(32)는 빛을 발광한다.
본 실시 예에서, 전계방사형 전자원(10)의 전자방출면적패턴의 정밀도가 산화 실리콘층(4) 패턴의 정밀도에 의해 결정되기 때문에, 전자방출면적의 정밀도가 높고, 고선명도의 디스플레이를 구현할 수 있다.
위의 설명에서 확실히 알 수 있듯이, 본 발명에 따르면, 전자들은 표면전극의 소정의 영역에서 방출되고, 표면전극의 반대편에 위치한 콜렉터전극을 갖는 디스플레이 장치를 구성할 때, 수백 내지 수천 볼트의 고전압을 인가하는 스위칭 콜렉터 전극이 필요하지 않는 구성으로 만들 수 있다.
결과적으로, 표면전극의 소정 영역에서 선택적으로 전자들이 방출될 수 있는 고정밀도 전계방사형 전자원을 저렴한 가격에서 소형화로 만들 수 있다.
상기 내용에 포함되어 있음.

Claims (36)

  1. 주표면의 일측 위에 하부전극의 도전체층을 갖는 도전성 기판; 상기 도전성 기판의 상기 도전체층 위에 형성된 강전계 드리프트층; 그리고 상기 강전계 드리프트층 위에 형성된 도전성 박막의 표면전극들을 구비하고, 상기 도전성 박막을 상기 도전성 기판의 도전체층에 대하여 양극으로 하여 전압을 인가하는 것에 의해 상기 도전성 기판으로부터 상기 강전계 드리프트층에 주입된 전자들을 드리프트(drift)시키고 상기 도전성 박막을 통하여 방출시키는 전계 방사형 전자원에 있어서,
    상기 도전성 기판 위의 도전체층은 병렬로 배열되는 복수개의 스트라이프(stripe) 형태로 형성되는 한편, 상기 강전계 드리프트층은 도전체층에 중복하는 스트라이프 형태 또는 스트라이프 방향에 섬모양으로 형성하고, 상기 도전성 박막은 상기 강전계 드리프트층을 경유하여 상기 스트라이프 형태의 도전체층에 대향하고 교차하도록 병렬로 나열되는 복수개의 스트라이프 형태로 형성되며,
    상기 강전계 드리프트층은 산화 또는 질화된 다공질화 다결정 반도체층이고, 상기 도전체층의 스트라이프와 상기 도전성 박막의 스트라이프와 대향하여 교차하는 각 위치에 있어 상기 도전체층과 상기 도전성 박막이 상기 강전계 드리프트층을 끼워서 상기 도전성 기판 위에 구성되는 것을 특징으로 하는 전계 방사형 전자원.
  2. 제 1 항에 있어서, 상기 도전성 기판은 반도체 기판 또는 표면에 반도체층을 갖는 절연 기판을 구비하고, 상기 병렬로 배치되는 스트라이프 형태의 도전체층이 도전성 기판과는 다른 도전형의 불순물 확산층으로 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
  3. 제 1 항에 있어서, 상기 도전성 기판은 상기 도전성 기판위에 병렬로 배치되는 스트라이프 형태의 금속막을 갖는 절연 기판인 것을 특징으로 하는 전계 방사형 전자원.
  4. 제 2 항에 있어서, 상기 도전체층들 사이에는 상기 도전체층과는 도전형이 다르고, 상기 도전성 기판의 불순물 농도보다 더 높은 고농도 불순물층이 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  5. 제 4 항에 있어서, 상기 도전성 기판은 p형 반도체 기판이고, 상기 불순물 확산층은 n형 불순물을 도핑한 확산 층이며, 상기 고농도 불순물층은 p형 불순물을 도핑한 층인 것을 특징으로 하는 전계 방사형 전자원.
  6. 제 2 항에 있어서, 상기 도전성 기판에 병렬로 형성된 도전체층들 사이에는 도전성 기판으로부터 상기 다결정 반도체층을 통하여 상기 도전성 박막으로 흐르거나, 또는 상기 도전체층으로부터 인접한 강전계 드리프트층으로 흐르는 누설 전류를 막기 위해 절연층이 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  7. 제 2 항에 있어서, 상기 불순물 확산층은 저항값을 낮추기 위해 폭 방향의 양측에는 동일 도전형의 상기 도전성 농도보다 더 높은 고농도 불순물 확산층이 구비되어 있는 것을 특징으로 하는 전계 방사형 전자원.
  8. 제 7 항에 있어서, 상기 고농도 불순물층은 외면층과, 상기 외면층보다 더 높은 농도의 불순물을 갖는 내면층으로 이루어진 이중층인 것을 특징으로 하는 전계 방사형 전자원.
  9. 제 1 항에 있어서, 상기 강전계 드리프트층은 상기 도전성 기판상의 다결정 반도체층의 일부를 다공질화하고, 산화 또는 질화하여 되는 반도체층이고, 상기 강전계 드레프트층의 주변에는 상기 도전체층을 형성하는 확산층과는 도전형이 다른 불순물이 도핑된 다결정 반도체층 또는 불순물이 도핑되지 않은 다결정 반도체층이 둘러싸여 있으며, 상기 다결정 반도체층 위에는 절연층이 덮여져 있는 것을 특징으로 하는 전계 방사형 전자원.
  10. 제 1 항에 있어서, 상기 강전계 드리프트층은 상기 도전성 기판의 도전체 층상에 있는 다결정 반도체층의 일부를 다공질화하고, 산화 또는 질화된 반도체층이고, 상기 도전성 기판의 도전체층 사이의 반도체층의 전부 또는 일부가 제거되어 형성되는 그루브(Groove)내면에 절연층을 형성 또는 충전하여서 되는 것을 특징으로 하는 전계 방사형 전자원.
  11. 제 2 항에 있어서, 상기 도전성 기판은 반도체 기판으로 이루어지고, 상기 불순물 확산층이 형성된 주 표면에 대해 반대측에 있는 주 표면에 전극이 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  12. 제 1 항에 있어서, 상기 도전성 기판은 실리콘 기판으로 이루어지고, 그위에 형성되는 다결정 반도체층은 다결정 실리콘으로 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
  13. 삭제
  14. 제 1 항에 있어서, 상기 강전계 드리프트층은 상기 도전체층을 따라 병렬로 형성되어 있는 것을 특징으로 하는 전계 방사형 전자원.
  15. 제 14 항에 있어서, 상기 강전계 드리프트층은 상기 다결정 반도체의 일부가 산화 또는 질화된 다공질화 다결정 반도체층인 것을 특징으로 하는 전계 방사형 전자원.
  16. 제 1 항에 있어서, 상기 도전성 박막은 상기 도전성 기판 위에 형성된 강전계 드리프트층 영역과 그 외의 영역들 위에 동일한 높이로 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  17. 제 1 항에 있어서, 상기 표면 전극은 상기 강전계 드리프트층 위에서 상기 강전계 드리프트층과 교차되는 스트라이프 형태의 도전성 박막으로 이루어지고, 상기 표면 전극의 폭은 상기 강전계 드리프트층 영역보다 그 외의 영역이 더 좁은 것을 특징으로 하는 전계 방사형 전자원.
  18. 제 1 항에 있어서, 상기 표면 전극은 상기 강전계 드리프트층 위에 교차되는 스트라이프 형태의 도전성 박막으로 이루어지고, 상기 강전계 드리프트층 영역 이외의 영역에 형성된 표면 전극의 상부에는 절연층이 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  19. 제 6 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 절연층은 선택산화법(Local oxidation of silicon : LOCOS)으로 형성되어, 그의 폭방향 양단으로 갈수록 그 두께가 더 얇게 형성되는 것을 특징으로 하는 전계 방사형 전자원.
  20. 제 1 항에 있어서, 상기 표면 전극은 상기 강전계 드리프트층 위에 교차되게 배치된 스트라이프 형태의 도전성 박막으로 이루어지고, 상기 강전계 드리프트층을 끼우는 영역이외는 두께가 끼우는 영역보다 더 두껍게 된 것을 특징으로 하는 전계 방사형 전자원.
  21. 제 1 항에 있어서, 상기 도전성 박막은 전기적 및 열적 결합을 위한 배선용 전극으로 이루어지는 것을 특징으로 하는 전계 방사형 전자원.
  22. 제 1 항에 있어서, 상기 전계 방사형 전자원에서 방출된 전자들을 받아드리는 디스플레이 전극과 발광하고 화상을 형성하기 위해 상기 디스플레이 전극의 상부 및 하부 표면 중 어느 하나에 도포된 형광 물질을 구비하는 디스플레이 장치용으로 사용되는 것을 특징으로 하는 전계 방사형 전자원.
  23. (A) 도전성 기판의 일측 주 표면에 하부 전극으로서 병렬로 배열되도록 복수개의 스트라이프 형태의 도전체층을 형성하는 단계;
    (B) 상기 도전체층을 형성한 기판의 주 표면에 상기 도전체층을 덮도록 다결정 반도체층을 형성하는 단계;
    (C) 상기 도전체층을 일측의 전극으로 하여 상기 다결정 반도체층의 일부를 선택적으로 양극 산화하여 다공질화하는 단계;
    (D) 상기 다공질화된 다결정 반도체층 급속 열 산화 또는 질화하는 단계; 그리고
    (E) 일부가 다공질화하여 급속 열 산화 또는 질화된 다결정 반도체층 위에 상기 도전체층에 대향하여 교차하도록 병렬로 배열된 복수개의 스트라이프 형태의 도전성 박막을 형성하는 단계를 구비하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  24. 제 23 항에 있어서, (C) 상기 다결정 반도체층의 일부를 선택적으로 양극산화하여 다공질화하는 단계는 다결정 반도체층 위에 양극 산화를 위한 영역이 개구된 마스크 재료를 형성하는 단계를 포함하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  25. 제 23 항에 있어서, (A) 상기 복수개의 스트라이프 도전층들을 형성하는 단계는,
    (a-1) 상기 p형 반도체층을 주표면상에 구비한 기판 또는 P형 반도체 기판의 도핑을 위한 영역을 제외하여 마스킹하는 단계와;
    (a-2) 상기 영역에 n형 불순물을 도핑하여 n형 불순물 확산층을 형성하는 단계로 이루어지는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  26. 제 23 항에 있어서, (C) 상기 다결정 반도체층의 일부를 선택적으로 양극산화하여 다공질화는 하는 단계는,
    (a-3) 상기 n형 불순물 확산층이 형성된 p형 도전성 기판 위에 절연층을 형성하고, 상기 n형 불순물 확산층의 일부 영역이 노출되도록 상기 절연층에 개구를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  27. 제 23 항에 있어서, (C) 상기 다결정 반도체층의 일부를 선택적으로 양극 산화하여 다공질화하는 단계는 상기 반도체 기판 뒷면에 형성된 전극을 일측의 전극으로 하여 양극 산화하는 단계인것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  28. 제 23 항에 있어서,
    (F) 인접하는 다공질화 다결정 반도체층 사이에 상기 도전체층을 형성하는 확산층과 도전형이 다른 반대의 불순물을 도입하여 도전체층과 도전형이 반대인 다결정 반도체층을 형성하는 단계와;
    (G) 상기 도전체층과 도전형이 다른 다결정 반도체층 위에 절연층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  29. 제 23 항에 있어서, 상기 양극 산화 공정 후에, (h-1) 상기 인접한 도전체층들 사이 및 상기 도전성 박막이 형성되지 않은 상기 반도체층의 전부 또는 일부를 에칭에 의해 제거하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  30. 제 23 항에 있어서, 상기 양극 산화 공정 전에, (h-2) 상기 인접한 도전체층들 사이 및 상기 도전성 박막이 형성되지 않는 상기 반도체층의 전부 또는 일부를 에칭의해 제거하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  31. 제 29 항 또는 제 30 항에 있어서, 상기 반도체층의 제거된 부분에 절연층을 형성 또는 충전하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  32. 제 23 항에 있어서, 상기 양극 산화 공정 전에, 상기 다결정 반도체층 위에 상기 도전체층에 대향하고 교차하도록 병렬로 배열되는 복수개의 스트라이프 형태의 절연막을 형성하는 단계와, 상기 양극산화 공정에 의해 상기 도전체층위에 따라 다공질화를 병렬로 행하는 단계를 포함하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  33. 제 23 항에 있어서, 상기 반도체 기판 또는 상기 기판 위의 반도체층은 실리콘이고, 상기 절연층은 실리콘 산화막인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  34. 제 33 항에 있어서, 상기 절연층을 선택산화법(Local oxidution of silicon : LOCOS)으로 형성하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  35. 제 1 항에 있어서,
    상기 강전계 드리프트층상에서 이 강전계 드리프트층과 교차하도록 배치되는 스트라이프 상의 도전성 박막으로 되는 표면전극은 강전계 드리프트층 이외 영역의 도전성 박막의 하부에 절연층을 구비하는 것을 특징으로 하는 전게 방사형 전자원.
  36. 제 1 항에 있어서, 상기 강전계 드리프트층은 상기 도전성 기판의 도전체층에 있는 다결정 반도체층의 일부를 다공질화하여 산화 또는 질화된 반도체층이고, 도전성 기판의 도전성 박막이 형성되지 않는 반도체층의 일부 또는 전부를 제거하여 형성된 그루브내면에 절연층을 형성 또는 충전하여되는 것을 특징으로 하는 전계 반사형 전자원.
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