KR100356076B1 - 반도체 기억장치 - Google Patents

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Abstract

[목적] 데이터선이나 클럭신호선 등이 공유되어 있는 어느 하나의 메모리 모듈을 액세스하여도, 충분한 셋업 타임이나 홀드타임을 확보할 수 있는 고속동작 가능한 반도체 기억장치를 실현한다.
[구성] 각 반도체 메모리 모듈 (21,ㆍㆍㆍ, 2n) 에 대응한 액세스 타이밍정보(3Aa) 를 미리 격납해 두고, 이 타이밍정보에 의거하여, 액세스 대상의 반도체 메모리 모듈에 따라서, 전송측에서의 데이터 취입 타이밍을 가변시키거나, 또는 클럭폭을 변환시킨다.

Description

반도체 기억장치
본 발명은 반도체 기억장치에 관한 것이며, 예를 들면, 하드 디스크장치와 동일하게 이용되는 복수의 반도체메모리를 탑재하고있는 반도체 디스크 장치에 적용할 수 있는 것이다.
예를 들면, 노트형 퍼스널 컴퓨터에 있어서는, 하드 디스크 장치등을 접속하는 확장용 슬롯에, 카드형으로 형성된 반도체 디스크 장치를 접속하여 그 메모리 공간을 확장할 수 있도록 되어 있다.
이와 같이 보조 기억장치로서 이용되는 종래의 반도체 디스크 장치는, 제 2 도에 나타낸 구성을 갖는 것이었다.
제 2 도에 있어서, 종래의 반도체 디스크장치 (1) 는, 1 또는 2 이상의 메모리 모듈군 (2) 과, 마이콤 (마이크로 컴퓨터 : 3) 과 호스트 인터페이스 (4) 와, 버퍼 메모리 (5) 와, 메모리 컨트롤러 (6) 로 구성되어 있다. 메모리 모듈군 (2) 은, 예를 들면 각각 1 칩의 시리얼 메모리 (예를 들면 프레시 메모리)로 이루어지는 동일한 스피드 성능을 갖는 복수 (n 개) 의 메모리 모듈 (21 ∼ 2n) 을 갖추고, 동일한 메모리 모듈군 (2) 의 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 은, 공통의 쌍방향의 데이타선 (LDAT) 및 클럭 신호선 (LCLK) 에 접속되어 있다.
여기서, 예를 들면, 각 메모리 모듈군 (2) 은, 하드 디스크 장치에 있어서의 헤드에 대응하는 것이며, 각 메모리 모듈 (21,ㆍㆍㆍㆍ, 2n) 자체는 하드 디스크 장치에 있어서의 실린더에 대응하는 것이며, 각 메모리 모듈(21,ㆍㆍㆍㆍ, 2n) 의 내부 기억 영역은 어느 섹터번지로부터 어느 섹터번지까지의 소정수의 섹터에 대응하는 것이다.
그리고, 각 메모리 모듈 (21,ㆍㆍㆍㆍ, 2n) 은, 반도체 디스크 장치 (1) 용으로 형성된 것이며, 어드레스와 액세스 종류등의 제어용 시리얼 데이터가 보내졌을 때에는, 그후 1 섹터분 (예를 들면 536 바이트) 의 데이타를 연속하여 기입 또는 읽어낼 수 있는 것이다.
이와 같은 반도체 디스크장치 (1) 에 기입 동작을 실행시킬 경우에는, 도시하지 않은 호스트 컴퓨터측으로부터 헤드 번호, 실린더 번호, 선두 섹터 번호, 기입 액세스수 등의 정보를 포함하는 코멘드가 보내짐과 동시에, 기입동작을 지시하는 코멘드가 보내지고, 이들 코멘드의 발행후, 시 크시간이나 회전시간 등에 상당하는 소정시간 만큼 경과한 시점에서 데이타가 전송되어 온다.
호스트 인터페이스 (4) 를 통하여, 코멘드를 수령한 마이크로 컴퓨터 (3) 은 그 코멘드를 해석하고, 데이타를 기입 메모리 모듈 (2i)이나 그 메모리 모듈 (2i)에서의 섹터 대응 어드레스 등의 메모리 모듈 (2i) 를 액세스할 수 있는 제어정보로 변환하여, 메모리 컨트롤러 (6) 로 보낸다. 또한, 송신되어 온 기입용 데이타는, 호스트 인터페이스 (4) 를 통하여, 버퍼 메모리 (5) 로 보내져 격납된다.
메모리 컨트롤러 (6) 는, 마이크로 컴퓨터로 부터의 제어정보에 의거하여, 어드레스나 기입을 지시한 컨트롤신호등으로 이루어진 제어용 시리얼 데이타를 쌍방향 데이타선 (LDAT) 을 통하여 소정의 메모리 모듈군 (2) 으로 송출한후, 버퍼 메모리 (5) 로 격납되어 있는 1 섹터분의 데이타를 꺼내어 페러렐/시리얼 (parallel/serial) 변환하여 쌍방향 데이타선 (LDAT) 을 통하여 소정의 메모리 모듈군 (2) 으로 송출하고, 이와 같은 섹터 단위의 전송을 반복한다. 제어용 시리얼 데이타를 쌍방향 데이타선 (LDAT) 으로 송출할 때와, 기입 데이타를 쌍방향 데이타선 (LDAT) 으로 송출할때에, 메모리 컨트롤러 (6) 는 당연히, 동기하여 클럭 신호선 (LCLK) 에 클럭 신호를 송출한다. 이것에 의하여, 메모리 모듈군 (2) 의 소정 메모리 모듈 (2i) 에 호스트 컴퓨터 측으로부터 보내진 데이타가 기입된다.
한편, 반도체 디스크장치 (1) 에 읽어내기 동작을 실행시킬 경우에는, 도시하지 않은 호스트 컴퓨터측으로부터, 헤드 번호, 실린더 번호, 선두 섹터 번호, 기입 섹터수등의 정보를 포함하는 코멘드가 보내짐과 동시에, 불러내기 동작을 지시하는 코멘드가 보내진다.
호스트 인터페이스 (4) 를 통하여 코멘드를 수령한 마이크로 컴퓨터 (3) 은, 그 코멘드를 해석하고, 데이타를 읽어내는 메모리 모듈 (2i) 이나 그 메모리 모듈 (2i) 에서의 섹터 대응의 어드레스등의 메모리 모듈 (2i) 을 액세스 할 수 있는 제어정보로 변환하여, 메모리 컨트롤러 (6) 로 보낸다.
메모리 컨트롤러 (6) 는, 마이크로 컴퓨터 (3) 로부터의 제어정보에 의거하여, 어드레스나 읽어내기를 지시하는 컨트롤신호등으로 이루어진 제어용 시리얼 데이타를 쌍방향 데이타선 (LDAT) 을 통하여 소정의 메모리 모듈군 (2) 으로 송출함과 동시에, 동기하여 클럭 신호를 클럭 신호선 (LCLK) 을 통하여 그 메모리 모듈군 (2) 으로 송출한다. 메모리 컨트롤러 (6) 는, 제어용 시리얼 데이타의 전송후에 있어서도, 클럭 신호를 클럭 신호선 (LCLK) 을 통하여 그 메모리 모듈군 (2) 에 계속하여 송출하며, 이 클럭 신호에 의거하여 메모리 모듈군 (2) 의 소정의 메모리 모듈 (2i) 로부터 데이타선 (LDAT) 은 읽어낸 데이타를 취입하여 페러렐데이터로 변환하고, 호스트 인터페이스 (4) 를 통하여 버퍼 메모리 (5) 로 격납시킨다. 이와 같이 하여 버퍼 메모리 (5) 에 격납된 읽어내기 데이타가 호스트 인터페이스 (4) 를 통하여 호스트 컴퓨터측으로 송출된다.
그렇지만, 종래의 반도체 디스크장치 (1) 에 있어서는,
(1) 메모리 컨트롤러의 제조상의 불규칙으로 인하여 데이타의 출력 타이밍에 대한 클럭 신호의 타이밍이 설계치로 부터 벗어나는 것을 피할 수 없고,
(2) 메모리 모듈 사이에서의 제조상의 불규칙으로 인한 성능 차이가 존재하며,
(3) 동일한 메모리 모듈에 대한 클럭 신호선 및 쌍방향 데이타선에 있어서도, 그 탑재 위치에 따라 그들 신호선의 길이가 다르고, 또 그 경로에 따라서 기생용량 및 기생저항이 다르며, 전송지연량이 다르며,
(4) 동일 메모리 모듈군에 소속하는 메모리 모듈에 있어서도, 각 메모리 모듈의 탑재 위치에 따라서, 신호선의 길이가 다르고, 또한, 그 경로에 따라서, 기생용량 및 기생 저항이 다르며, 전송 지연량이 달라지며,
(5) 전송 지연량의 변동 (skew) 을 피할수 없는
등의 이유로 인하여, 전송 데이타와 클럭 신호의 타이밍 관계가 전송선 (기입 동작이면 메모리 모듈, 읽어내기 동작이면 메모리 컨트롤러) 에 있어서, 소정의 타이밍 관계에서 불일치한다는 문제점이 있었다.
그 때문에, 일정한 타이밍으로 전송을 하면, 메모리 모듈에 따라서는, 셋업 타임이나 홀드 타임의 타이밍이 엄격해지며, 기입이나 읽어내기로 오동작이 일어날 가능성이 크다.
전 메모리 모듈에서 동일하게 타이밍이 불일치되었다면 예를 들면, 메모리 컨트롤러에서의 클럭 신호 위상조정과 관련된 문제점을 피할 수 있지만, 예를 들면 제 3 도 (a) 및 (b) 에 나타냈듯이, 메모리 컨트롤러 (6) 로부터 가장 가까운 메모리 모듈 (2n) 에서 양호한 타이밍이더라도, 제 3 도 (c) 및 (d) 에 나타냈듯이, 메모리 컨트롤러 (6) 에서 가장 먼 메모리 모듈 (21) 에서는 셋업 타임이나 홀드 타임의 타이밍이 대단히 엄격해지거나 하여, 상기 조치는 적용할 수 없다.
또한, 사이클 시간 (클럭 주기) 을 크게하여 셋업 타임이나 홀드 타임의 마진을 크게함에 따라, 기입이나 읽어내기 시에 오동작을 방지할 방법이 있다. 그러나, 그러한 방법에 의하면, 메모리 모듈으로의 전송시 및 메모리 모듈로부터의 전송시의 전송 속도는 감소하며, 반도체 디스크장치의 동작 스피드를 떨어뜨리지 않으면 않된다는 별개의 문제가 발생한다.
이와같은 문제는, 반도체 디스크 장치만이 아니라, 복수의 메모리 모듈이 데이타선이나 클럭 신호선등을 공유하고 있는 각종의 반도체 기억장치에 있어서 동일하게 발생하고 있다.
따라서, 데이타선이나 클럭 신호선등을 공유되고 있는 어느 메모리 모듈을 액세스 했을 경우에 있어서도, 충분한 셋업 타임이나 홀드 타임을 확보할 수 있는 고속 동작 가능한 반도체 기억장치가 요망되고 있다.
이러한 과제를 해결하기 위하여, 본 발명의 제 1 태양에 있어서는 복수의 반도체 메모리 모듈이, 공통의 클럭 신호선 및 공통의 1 또는 2 이상의 다른 신호선을 통하여 그 액세스 수단에 접속되고 있는 반도체 기억장치에 있어서, 액세스 수단으로, 각 반도체 메모리 모듈에 대응한 액세스 타이밍 정보를 미리 격납하고 있는 타이밍 정보 격납부와, 이 타이밍 정보 격납부에 격납되어 있는 타이밍 정보에 의거하여, 액세스 대상 반도체 메모리 모듈에 따라서, 전송선측에서의 데이타 취입 타이밍을 가변시키는 타이밍 가변수단을 설치한 것을 특징으로 한다.
또한, 본 발명의 제 2 태양에 있어서는, 복수의 반도체 메모리 모듈이, 공통의 클럭 신호선 및 공통의 1 또는 2 이상의 다른 신호선을 통하여, 그 액세스 수단에 접속되고 있는 반도체 기억장치에 있어서, 각 반도체 메모리 모듈로서, 동작 스피드가 다른 복수종류의 것을 적용함과 동시에, 액세스 수단으로, 각 반도체 메모리 모듈에 대응한 액세스 타이밍 정보를 미리 격납하고 있는 타이밍 정보 격납부와, 이 타이밍 정보 격납부에 격납되어 있는 타이밍 정보에 의거하여, 액세스 대상의 반도체 메모리 모듈로 보내지는 클럭 신호의 클럭폭을 전환하는 클로폭 가변수단을 설치한 것을 특징으로 한다.
그리고, 본 발명의 제 3 태양은 상기한 본 발명의 제 1 태양 및 제 2 태양의특징적 구성을 조합하여 구성한 것을 특징으로 한다.
본 발명의 제 1 태양에 있어서, 어떤 반도체 메모리 모듈을 액세스할 경우에는, 타이밍 정보 격납부에 격납되어 있는 그 반도체 메모리 모듈에 대응했던 액세스 타이밍 정보를 취출하고, 타이밍 가변수단이, 이 타이밍 정보에 의거하여, 액세스 대상의 반도체 메모리 모듈에 응하여, 전송선측에서의 데이타 취입 타이밍을 가변시킨다. 이것에 의해, 액세스할 반도체 메모리 모듈이 바뀌어도, 항상 각 반도체 메모리 모듈에 대하여, 적절한 타이밍에서 액세스 할 수 있으며, 데이타 전송을 양호하게 할 수 있다.
또한, 본 발명의 제 2 태양에 있어서는, 각 반동체 메모리 모듈로서, 동작 스피드가 다른 복수 종류의 것을 적용하며, 메모리 모듈의 자유도를 높이고 있다. 이 경우에 있어서, 어떤 반도체 메모리 모듈을 액세스 할경우에는, 타이밍 정보 격납부에 격납되어 있는 그 반도체 메모리 모듈에 대응한 액세스 타이밍 정보를 취출하고, 클럭폭 가변수단이, 이 타이밍 정보에 의거하여, 액세스 대상의 반도체 모듈로 보내는 클럭 신호의 클럭폭을 전환한다. 이것에 의하여, 동작 스피드가 다른 반도체 메모리 모듈이 혼재하고 있더라도, 항상 각 반도체 메모리 모듈에 대하여, 적절한 타이밍에서 액세스할수 있으며, 데이타 전송을 양호하게 할 수 있다.
본 발명의 제 3 태양은, 본 발명의 제 1 태양과 제 2 태양 특징적 구성을 조합시킨 것이므로, 제 1 및 제 2 의 본 발명의 작용을 함께 발휘한다.
실시예
실시예 1
이하, 본 발명을 반도체 디스크 장치에 적용한 실시예 1 을 참조하면서 상술한다.
그리고, 이 실시예 1 및 후술하는 실시예 2 는, 반도체 디스크 장치 내의 모든 메모리 모듈이 동일한 동작 스피드를 가지고 있는 경우이며, 이점이, 후술하는 실시예 3 및 실시예 4 와는 상이하다.
이 실시예 1 의 반도체 디스크 장치는, 메모리 모듈에 대한 기입구성에 특징을 갖는 것이다. 그 때문에, 제 1 도에는, 특징을 갖는 기입면에서의 구성을 나타내고 있다. 또한 제 1 도에서는, 특징을 간단히 설명할 수 있듯이, 메모리 모듈군이 1 개만 나타내져 있다. 그리고 제 1 도에 있어서 상술한 제 2 도와 동일 및 대응 부분에는 동일의 대응 부호를 붙여 나타내고 있다.
제 1 도에 있어서, 실시예 1 의 반도체 디스크 장치 1A 도, 메모리 모듈군 (2), 마이크로 컴퓨터 (3A), 호스트인터페이스 (4), 버퍼 메모리 (5) 및 메모리 컨트롤러 (6A)로 구성되어 있다. 그렇지만 마이크로 컴퓨터 (3A) 및 메모리 컨트롤러 (6A) 가 종래의 반도체 디스크 장치 (1) 와는 다르다.
실시예 1 의 마이크로 컴퓨터 (3A) 는, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 에 데이타를 전송할 경우에 있어서의 각 메모리 모듈 (21,ㆍㆍㆍㆍ, 2n) 마다의 딜레이 정보 (3Aa) 를 격납하고 있다. 예를 들면, 딜레이 정보 (3Aa) 를 마이크로 프로그램으로서 격납하고 있다. 마이크로 컴퓨터 (3A) 는, 데이타를 기입하는 메모리 모듈 (2i) 을 인식한 경우에, 후술하는 메모리 컨트롤 회로 (10) 에 대하여 메모리 모듈 (2) 로의 데이타 전송을 기동시키기 전에, 메모리 컨트롤러 (6A) 에 딜레이정보 (3Aa) 와 그 기입 신호를 보낸다.
실시예 1 의 메모리 컨트롤러 (6A) 는, 종래의 반도체 디스크 장치 (1) 에 있어서의 메모리 컨트롤러 (6) 의 컨트롤 회로에 해당하는 메모리 컨트롤 회로 (10) 에 추가하여, 복수 (여기서는 3 개로 한다) 의 지연소자(11 ∼ 13) 와, 셀렉터 (14) 와, 딜레이 정보 레지스터 (15) 를 더 가지고 있다.
메모리 컨트롤 회로 (10) 는, 종래와 같이, 마이크로 컴퓨터 (3A) 로부터의 제어정보에 응하여, 제어용 시리얼 데이타를 클럭 신호에 동기하여 액세스 대상의 메모리 모듈 (2i) 로 보내어 출력하거나, 호스트 인터페이스 (4) 를 사이에 두고 버퍼 메모리 (5) 로부터 뽑아낸 전송 데이타를 시리얼 데이타로 변환하고, 클럭 신호에 동기하여 액세스 대상의 메모리 모듈 (2i) 로 보내어 출력하거나 하는 것이다.
3 개의 지연소자 (11 ∼ 13) 는 종속접속되어 있으며, 이 종속 접속단에는 메모리 컨트롤 회로 (10) 에서 출력된 시리얼 데이타가 보내지도록 되어있다. 이렇게 하여, 이 종속접속단의 전후 및 중간 탭으로부터 소정의 단위 지연 시간 만큼 위상이 다른 모두4개의 시리얼 데이타가 얻어지며, 이들이 셀렉터 (14) 에 선택입력으로서 보내지도록 되어있다. 셀렉터 (14) 에는, 후술하는 딜레이 정보 레지스터 (15) 로부터 지연 소자 셀렉터 신호가 보내지고, 이 지연 소자 셀렉터 신호에 응한 시리얼 데이타를 선택하고, 메모리 모듈군 (2) 과 접속되어 있는 데이타선 (LDAT) 으로 송출한다.
여기서, 단위 지연 시간은, 지연되지 않은 시리얼 데이타와 가장 지연된 시리얼 데이타의 시간차에서, 예를 들면, 클럭 신호의의 주기 보다 짧아지는 정도로 선정된다. 지연소자 (11, 12, 13) 로서는, 인버터 소자를 수개단 (段) 의 직렬로 접속한 것과, 메모리 모듈군 (2) 으로 보내는 클럭 신호 (기입 클럭 신호) 보다 고속의 클럭 신호에 의거하여 래치 동작하는 래치 회로를 수개단의 직렬로 접속한 것등을 들 수 있다.
딜레이 정보 레지스터 (15) 에는, 마이크로 컴퓨터 (3A) 가 메모리 컨트롤 회로 (10) 의 데이타 전송을 기동시키기 전에 출력한 딜레이 정보 (3Aa) 와 기입 신호가 보내져 딜레이 정보 레지스터 (15) 와 그 기입 신호에 응하여 딜레이 정보를 유지하며, 그 유지한 딜레이 정보를 셀렉터 (14) 에 지연 소자 셀렉터 신호로서 보낸다.
여기서, 메모리 컨트롤러 (6A) 는, 그것 단독으로 1 칩에 탑재하는 것, 또는 호이스트 인터페이스 (4) 및 버퍼 메모리 (5) 와 함께 1 칩에 탑재하는 것이 실질적이고, 메모리 컨트롤러 (6A) 내에 있어서의 의도하지 않은 전송지연은 실제상 문제되지 않으며, 종래의 과제에서 설명한 바와 같이, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n)로 보내는 데이타선 (LDAT) 및 클릭 신호선 (LCLK) 에서의 전송지연의 불일치나 그 변동등이 문제가 된다.
마이크로 컴퓨터 (3A)에 미리 격납해 둔 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 마다 상술했던 딜레이 정보 (3Aa) 는, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 로 보내는 프린트 배선 기판상에 형성되는 데이타선 (LDAT) 및 클럭 신호선 (LCLK) 에서의 전송 지연 불일치나 그 변동등을 고려하여 정해진 것이다. 예를 들면, 각 메모리 모듈(21,ㆍㆍㆍ, 2n) 의 탑재 위치 (신호선 길이 등) 에 응하여 일의적으로 정하여 격납해도 좋고, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 을 실장한 후에 실험에 의하여 최적의 딜레이 정보를 정하여 격납해도 좋다.
제 1 도는, 특징구성의 설명이 간단해지도록, 메모리 모듈군 (2) 이 1 개로서 구성된 것을 나타내고 있다. 그러나, 실제적으로는, 메모리 모듈군 (2) 을 복수로 하는 일이 많다.
제 4도는 메모리 모듈군 (2) 이 복수 (여기서는 x 개로 한다) 인 경우에 있어서, 제 1도의 메모리 컨트롤러 (6A)내를 보간하여 나타내는 것이다.
메모리 컨트롤러 (6A) 내에 있어서, 지연시간이 다른 복수의 시리얼 데이타의 선택용 셀렉터 (14) 의 출력측에는, 메모리 모듈군 (2-1,ㆍㆍㆍ, 2-x)을 선택하는 셀렉터 (예를들면 드라이버 및 리시버의 x 조로 이루어진다 ; 실시예 1 에 있어서는 드라이버 만이 의미를 갖는다), (16) 가 설치되어져 있으며, 또한, 메모리 컨트롤 회로 (15) 로부터의 클럭 신호의 송출측에도, 메모리 모듈군 (2-1,ㆍㆍㆍ, 2-x) 을 선택하는 셀렉터 (예를 들면 드라이버 및 리시버의 x 조로 이루어진다 ; 실시예 1 에 있어서는 드라이버만이 의미를 갖는다) (17) 가 설치되어져 있으며, 이들 셀렉터 (16) 및 (17) 은, 마이크로 컴퓨터 (3A) 로부터 보내진 모듈군 정보를 유지하는 모듈군 정보 레지스터 (18) 로부터 모듈군 셀렉터 신호가 공통으로 보내지도록 되어져 있으며, 소망의 메모리 모듈군 (2-j (j 는 1 ∼ x)) 으로의 데이타선 (LDAT-j) 및 클럭 신호선 (LCLK-j) 를 선택시킨다.
그리고, 복수의 메모리 모듈군 (2-1 ∼ 2-x) 이 있는 경우에 있어서, 단지,복수의 테이타선 (LDAT-1 ∼ LDAT-x) 및 복수의 클럭 신호선 (LCLK-1 ∼ LCLK-x) 를 각각 스타 결선시키는 것이라도 좋다.
이상의 구성을 갖는 실시예 1 의 반도체 디스크 장치 (1A) 에 기입 동작을 시킬 경우에는, 도시하지 않은 호스트 컴퓨터측에서 헤더 번호, 실린더 번호, 선두 섹터 번호, 기입 섹터수 등의 정보를 포함한 코멘드가 보내짐과 동시에, 기입 동작을 지시하는 코멘드가 보내지며, 이들 코멘드의 발행후, 시크 시간과 회전 시간등에 상당하는 소정 시간 만큼 경과했던 시점부터 데이타가 전송되어 온다.
호스트 인터페이스 (4) 를 통하여 코멘드를 수령한 마이크로 컴퓨터 (3A) 는, 그 코멘드를 해석하여, 데이타를 기입하는 메모리 모듈 (2i-j) 이나 그 메모리 모듈 (2i-j) 에서의 섹터 대응 어드레스등의 메모리 모듈 (2i-j) 을 액세스 할 수 있는 레이저 정보로 변환한다. 이 실시예 1의 경우, 제어정보에는 그 메모리 모듈 (2i-j) 에 대한 딜레이 정보 (3Aa) 와 모듈군 정보도 포함된다. 또한, 송신되어온 데이타는 호스트 인터페이스 (4) 를 통하여 버퍼 메모리 (5) 에 보내져 격납된다.
마이크로 컴퓨터 (3A) 는 우선, 딜레이 정보 (3Aa) 및 그 기입신호를 메모리 컨트롤러 (6A) 내의 딜레이 정보 레지스터 (15)로 보내어 유지시키며, 셀렉터 (14) 의 선택상태를 규정하고, 또한, 모듈군 정보 및 그 기입 신호를 메모리 컨트롤러 (6A) 내의 모듈군 정보 레지스터 (18) 로 보내어 유지시키며, 셀렉터 (16) 및 (17) 의 선택상태를 규정하고, 소망의 메모리 모듈 (2i-j) 로의 전송패스를 설정시킨다.
그후, 마이크로 컴퓨터 (3A) 는, 메모리 컨트롤러 (6A) 내의 메모리 컨트롤 회로 (10) 에 제어정보를 보내어 전송을 기동시킨다.
이때, 메모리 컨트롤 회로 (10) 는 우선, 제어정보에 의거하여, 어드레스와 기입을 지시하는 컨트롤 신호 등으로 이루어진 제어용 시리얼 데이타를 클럭 신호에 동기하여 출력한다. 메모리 컨트롤 회로 (10) 로 부터 출력된 제어용 시리얼 데이타는, 지연 소자 단 (11 ∼ 13) 및 셀렉터 (14) 로 이루어진 가변 이상 (移相) 수단을 통하여 이상시킨 후, 셀렉터 (16) 를 통하여 소망의 데이타선 (LDAT-j) 에 출력시키며, 한편, 메모리 컨트롤 회로 (10) 로 부터 출력된 클럭 신호는, 셀렉터 (17) 을 통하여 소망의 클럭 신호선 (LCLK-j) 으로 출력된다. 이렇게 하여, 소망의 메모리 모듈 (2i-j) 은 1 섹터분의 데이타가 전송되는 것을 인식하고 전송 데이타가 오기를 기다린다.
메모리 컨트롤 회로 (10) 는, 제어용 시리얼 데이타의 송출에 이어서, 버퍼 메모리 (5) 에 격납되어 있는 1 섹터분의 데이타를 취출하여 페러렐/시리얼 변환하고, 클럭 신호에 동기하여 출력한다. 이때에도 메모리 컨트롤 회로 (10) 로 부터 출력된 시리얼 데이타는, 지연소자단 (11 ∼ 13) 및 셀렉터 (14) 로 이루어진 가변이상 수단을 통하여 이상시킨후, 셀렉터 (16) 를 통하여 소망의 데이타선 (LDAT-j) 으로 출력되며, 한편, 메모리 컨트롤 회로 (10) 로 부터 출력된 클럭 신호는, 셀렉터 (17) 를 통하여 소망의 클럭 신호선 (LCLK-j) 로 출력된다. 데이타가 전송되는 것을 인식한 메모리 모듈 (2i-j) 은 전송되어온 시리얼 데이타를 클럭 신호에 동기하여 취입하고 기입 동작한다.
이와 같은 셀렉터 단위의 전송이, 호스트 컴퓨터측으로부터 지시된 셀렉터 만큼 반복된다.
그리고, 전송 도중에 있어서, 전송선의 메모리 모듈을 모듈 (2i-j) 로부터 모듈 (2k-j (k는 1 ∼ n))로 변경하는 경우에는, 마이크로 컴퓨터 (3A) 는 데이타 전송을 일시 중단시키고, 딜레이 정보 (3Aa) 및 그 기입 신호를 메모리 컨트롤러 (6A) 내의 딜레이 정보 레지스터 (15) 로 보내어 셀렉터 (14) 의 선택 상태를 변경시킨 후, 데이타 전송을 재개시킨다. 또한, 전송선의 메모리 모듈군을 변경시킬 경우도, 거의 동일한 시리얼 데이타의 이상량 (移相量) 조정처리를 행한다.
제 5 도는 이 실시예 1 에 있어서의 메모리 컨트롤러 (6A) 로부터 메모리 모듈로의 기입 타이밍의 예를 나타내는 타이밍 차트이다.
메모리 모듈군 (2-1) 에 있어서의 메모리 컨트롤러 (6A) 로의 가장 가까운 메모리 모듈 (2n-1) 에 있어서도 (제 5 도 (a) 및 (b) 참조), 또한, 메모리 모듈군 (2-1) 에 있어서의 메모리 컨트롤러 (6A) 로의 가장 먼 메모리 모듈 (21-1) 에 있어서도 (제 5 도 (c) 및 (d) 참조), 각각, 각 메모리 모듈에 대응하여 전송 데이타의 위상이 조정되고 있기 때문에, 종래의 과제에서 설명했던 각종 원인에 의하여 클럭 신호 및 데이타가 각 메모리 모듈로 취입되는 타이밍에 어긋남을 발생시키도록 하여도, 상기 위상 조정에 따라 그 차이가 완화되어, 제 5 도에 나타냈듯이, 적절한 타이밍에서 각 메모리 모듈이 전송 데이타를 취입할 수가 있으며, 충분한 셋업 타임과 홀드 타임을 얻을 수가 있다.
이상과 같이, 실시예 1 에 의하면, 반도체 디스크 장치 (1A) 내의 메모리 컨트롤러 (6A) 로부터 각 메모리 모듈 (2i-j) 로의 데이타 기입시의 각 메모리 모듈 (2i-j) 마다의 클럭 신호 및 데이타의 전송 타이밍의 차이에 응한 딜레이 정보(3Aa) 를 미리 마이크로 컴퓨터 (3A) 에 기억시켜 두고, 데이타 기입시에, 마이크로 컴퓨터 (3A) 로부터 딜레이 정보 레지스터 (15) 에 딜레이 정보 (3Aa) 를 기입하여 전송 데이타의 위상을 조정하도록 했기 때문에, 메모리 모듈 (2i-j) 로 기입할때, 최적의 셋업 및 홀드 타임으로 조정할 수 있다. 이것에 의하여 최악의 타이밍의 메모리 모듈에 클럭 주기등을 맞출 필요는 없으며, 고속의 메모리 데이타의 기입이 가능해진다.
그리고, 메모리 모듈 (2i-j) 에 데이타를 기입 할때에는, 상술한 바와 같이, 데이타와 클럭 신호의 위상관계가 문제가 되며, 이 위상관계는 상대적인 것이므로, 실시예 1 과는 다르며, 데이타 위상은 변경하지 않고 클럭 신호의 위상을 조정하는 방법도 있으며, 그러한 방법은, 실시예 1 의 변형예를 구성한다. 그러나, 클럭 신호는 반도체 디스크 장치 전체에 적절하게 이용되는 것이라서, 예를 들면, 메모리 컨트롤러 (6A) 의 내부에서 동작하는 클럭 위상과 외부로 출력하는 클럭 위상이 다른 경우가 바람직하지 않은 경우도 많으며 실시예 1 과 같이, 데이타측의 위상을 조정하는 것이 바람직하다.
실시예 2
다음에, 본 발명을 반도체 디스크 장치에 적용한 실시예 2 를 도면을 참조하면서 상술한다.
이 실시예 2 의 반도체 디스크 장치는, 메모리 모듈로부터의 읽어내기 구성에 특징을 갖는 것이다. 그래서, 제 6 도에는 특징을 갖고 있는 읽어내기 면으로부터의 구성을 나타내고 있다. 또한 제 6 도에서는, 특징을 간단히 설명할 수 있도록, 메모리 모듈군을 1 개로 나타내고 있다 (복수의 경우는 직접 적용은 불가능하지만, 상기 제 4 도 참조). 그리고, 제 6 도에 있어서, 상술했던 제 2 도와 동일, 대응 부분에는 동일, 대응 부호를 붙여 나타내고 있다.
제 6 도에 있어서, 실시예 2 의 반도체 디스크 장치 (1B) 도, 메모리 모듈군 (2), 마이크로 컴퓨터 (3B), 호스트 인터페이스 (4), 버퍼 메모리 (5) 및 메모리 컨트롤러 (6B) 로 구성되어 있다. 그렇지만, 마이크로 컴퓨터 (3B) 및 메모리 컨트롤러 (6B) 가 종래의 반도체 디스크 장치 (1) 와는 다르다.
실시예 2 의 마이크로 컴퓨터 (3B) 는 , 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 에 데이타를 전송할 경우에 있어서의 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 마다의 딜레이 정보 (3Ba) 를 격납하고 있다. 예를 들면, 딜레이 정보 (3Ba) 를 마이크로 프로그램으로서 격납하고 있다. 마이크로 컴퓨터 (3B) 는, 데이타를 읽어내는 메모리 모듈 (2i) 을 인식한 경우에, 후술하는 메모리 컨트롤 회로 (30) 에 대하여 메모리 모듈군 (2) 으로부터의 데이타 전송을 기동시키기 전에 메모리 컨트롤러 (6B) 에 딜레이 정보 (3Ba) 와 그 기입 신호를 보낸다.
실시예 2 의 메모리 컨트롤러 (6B) 는 종래의 반도체 디스크 장치 (1) 에 있어서도 존재하는 메모리 컨트롤 회로 (30) 및 읽어내기 데이타의 취입 회로 (프립프롭 회로로 이루어진다) (31) 에 추가하여, 복수 (여기서는 3 개로 한다)의 지연 소자 (32 ∼ 34) 와, 셀렉터 (35) 와, 딜레이 정보 레지스터 (36) 을 더 갖는다.
메모리 컨트롤 회로 (30) 는, 종래와 같이, 마이크로 컴퓨터 (3B) 로부터의 제어정보에 응하여, 제어용 시리얼 데이타를 클럭 신호에 동기하여 액세스 대상의메모리 모듈 (2i) 로 보내어 출력하거나, 취입 회로 (31) 가 클럭 신호에 동기하여 취입한 메모리 모듈 (2i) 로부터의 전송 데이타를 페러렐 (parallel) 데이타로 변환하고 호스트인터페이스 (4) 를 통하여 버퍼 메모리 (5) 에 격납시키거나 하는 것이다.
이 실시예 2 가 종래와 가장 상이한 점은, 종래에 있어서는, 메모리 모듈 (2i) 에서 데이타를 읽어내기 하기 위하여 메모리 모듈 (2i) 에 보내어 출력하는 클럭 신호와 메모리 모듈 (2i) 에서 읽어낸 데이타를 취입회로 (31) 가 취입하도록 하기 위한 클럭 신호가 동일위상의 것이었지만, 실시예 2 에 있어서는, 이들 클럭 신호의 위상을 바꾸고 있는 점이다. 실시예 2 에 있어서는, 메모리 모듈 (2i) 에서 데이타를 읽어내게 하기 위하여 메모리 모듈 (2i) 로 보내어 출력하는 클럭 신호의 위상은 종래와 같지만, 메모리 모듈 (2i) 에서 읽어낸 데이타를 취입회로 (31) 가 취입하도록 하기 위한 클럭 신호의 위상은, 메모리 모듈 (2i) 마다 다르도록 하고 있다. 그러한 기능의 실현 구성으로서, 3 개의 지연 소자 (32 ∼ 34), 셀렉터 (35) 및 딜레이 정보 레지스터 (36) 가 설치되어 있다.
3 개의 지연소자 (32 ∼ 34) 는 종속접속되어져 있다. 메모리 컨트롤 회로 (30) 로 부터 출력된 클럭 신호는, 클럭 신호선 (LCLK) 에 송출됨과 동시에, 이 지연소자 종속접속단 (32 ∼ 34) 에 보내지도록 되어있다.
이렇게 하여, 이 종속접속단의 전후 및 중간탭으로부터 소정의 단위 지연 시간 만큼 위상이 다른 모두 4 개의 클럭 신호를 얻을 수 있으며, 이것들이 셀렉터 (35) 에 선택 입력하여 보내지도록 되어있다. 셀렉터 (35) 에는 후술하는 딜레이정보 레지스터 (36) 로부터 지연소자 셀렉터 신호가 얻어지며, 이 지연 소자 셀렉터 신호에 응한 클럭 신호를 선택하여, 취입회로 (31) 에 취입 클럭 신호로 송출한다.
여기에서의 단위 지연 시간은, 실시예 1 에 있어서의 단위 지연 시간과 동일하여야 할 필요는 없지만, 지연되어 있지 않은 클럭 신호와 가장 지연되었던 클럭 신호의 시간차에서, 예를 들면 클럭 신호의주기 보다 짧게되는 정도로 선정된다.
딜레이 정보 (36) 에는 마이크로 컴퓨터 (3B) 가 메모리 컨트롤 회로 (30) 에 메모리 모듈 (2i) 로부터의 데이타 전송을 기동시키기 전에 출력한 딜레이 정보 (3Ba) 와 기입 신호가 보내져, 딜레이 정보 레지스터 (36) 는 그 기입신호에 응하여 딜레이 정보를 유지하며, 그 유지했던 딜레이 정보를, 셀렉터 (35) 에 지연소자 셀렉터 신호로 보낸다.
여기서, 메모리 모듈 (2i) 로 부터 데이타를 읽어내기 위해서는, 클럭 신호를 메모리 모듈 (2i) 로 보내고, 그 읽어낸 데이타를 메모리 컨트롤러 (6B) 가 취입하기 때문에, 메모리 모듈 (2i) 의 탑재 위치가, 상이한 신호이기는 하지만 왕복하여 영향을 주며, 기입 동작 이상으로 타이밍 차이가 문제가 된다.
마이크로 컴퓨터 (3B) 에 미리 격납해둔 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 마다의 상술했던 딜레이 정보 (3Ba) 는, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n)으로 향하는 프린트 배선 기판상에 형성되는 클럭 신호선 (LCLK) 에서의 전송지연 차이와 그 변동, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n)에 접속하고 있는 프린트 배선 기판상에 형성되는 데이타선 (LDAT) 에서의 전송지연 차이와 그 변동등을 고려하여 정해진 것이다. 예를 들면, 각 메모리 모듈(21,ㆍㆍㆍ, 2n) 의 탑재 위치 (신호선 길이 등) 에 응하여 일의적으로 정하여 격납해도 좋고, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 을 실장한 후, 실험에 의해 최적의 딜레이 정보를 정하여 격납해도 좋다.
제 6 도는, 특징구성의 설명이 간단해지도록, 메모리 모듈군 (2)이 1 개인 구성을 나타내고 있다. 그러나, 실제적으로는, 메모리 모듈군 (2) 도 복수개로 하는 일이 많다. 도시는 생략하지만, 메모리 모듈군이 복수인 경우에는, 소망의 메모리 모듈군에 접속하는 클럭 신호선과 데이타선을 선택하는 셀렉터등을 만들어서 대응하고 있다 (제 4 도 참조).
이상의 구성을 갖는 실시예 2의 반도체 딜레이 장치 (1B) 에 읽어내기 동작을 실행시킬 경우에는, 도시하지 않은 호스트 컴퓨터측에서, 헤더 번호, 실린더 번호, 선두 섹터 번호, 기입 섹터수 등의 정보를 포함한 코멘드가 보내짐과 동시에, 읽어내기 동작을 지시하는 코멘드가 보내진다.
호스트 인터페이스 (4) 를 통하여, 코멘드를 수령했던 마이크로 컴퓨터 (3B) 는, 그 코멘드를 해석하고, 데이타를 읽어내는 메모리 모듈 (2i) 과 그 메모리 모듈 (2i) 에서의 섹터 대응의 어드레스등의 메모리 모듈 (2i) 를 액세스 할 수 있는 제어정보로 변환한다. 이 실시예 2의 경우, 제어정보에는 그 메모리 모듈 (2i) 에 관련된 딜레이 정보 (3Ba) 도 포함된다.
마이크로 컴퓨터 (3B) 는, 우선, 딜레이 정보 (3Ba) 및 그 기입신호를 메모리 컨트롤러 (6B) 내의 딜레이 정보 레지스터 (36) 로 보내어 유지시키며, 셀렉터(35) 의 선택상태를 규정하고, 소망의 메모리 모듈 (2i) 에서의 데이타를 취입하기 위한 클럭 위상을 설정시킨다.
그후, 마이크로 컴퓨터 (3B) 는, 메모리 컨트롤러 (6B) 내의 메모리 컨트롤 회로 (30) 에 제어정보를 보내어 읽어내기 전송을 기동시킨다.
이때, 메모리 컨트롤 회로 (30) 은 우선, 제어정보에 의거하여 어드레스와 읽어내기를 지시하는 컨트롤 신호등으로 이루어진 제어용 시리얼 데이타를 위상조정되어 있지 않은 클럴 신호에 동기하여 출력한다 (그러한 동작은, 예를 들면 실시예 1 의 구성에 의해 실행된다).
메모리 컨트롤 회로 (30) 은, 제어용 시리얼 데이타의 송출후에 있어서도, 위상조정하고 있지 않은 클럭 신호를 클럭 신호선 (LDLK) 를 통하여 그 메모리 모듈 (2) 에 계속하여 송출한다. 소망의 메모리 모듈 (2i) 는, 상기 제어용 시리얼 데이타에 의거하여 스스로 읽어내기 동작하는 것이라고 인식하고 준비하며, 그후, 도래했던 클럭 신호에 동기하여 데이타를 데이타선 (LDAT) 으로 송출한다.
소망의 메모리 모듈 (2i) 에서 데이타선 (LDAT) 으로 읽어낸 데이타는, 메모리 컨트롤러 (6B) 내에 있어서, 셀렉터 (35) 로 부터 출력된 위상 조정된 클럭 신호에 의거하여 취입회로 (31) 로 취입되며, 그후 메모리 컨트롤 회로 (30) 에 의하여 페러렐데이타로 변환되고, 호스트 인터페이스 (4) 를 통하여 버퍼 메모리 (5) 에 격납된다. 이와같이 하여 버퍼 메모리 (5) 에 격납된 읽어내기 데이타가, 호스트 인터페이스 (4) 를 통하여 호스트 컴퓨터측으로 송출된다.
메모리 모듈군 (2) 내의 다른 메모리 모듈 (2 - m) 에서 읽어낼 경우에도 동일한 처리가 실행된다.
제 7 도는, 이 실시예 2 에 있어서의 메모리 컨트롤러 (6B) 에 있어서의 메모리 모듈에서 읽어넣는 타이밍의 예를 나타내는 타이밍 차트이다.
메모리 모듈군 (2) 에 있어서의 메모리 컨트롤러 (6B) 의 가장 가까운 메모리 모듈 (2n) 에 있어서도 (제 7 도 (a) 및 (b) 참조), 또, 메모리 모듈군 (2) 에 있어서, 메모리 컨트롤러 (6B) 의 가장 먼 메모리 모듈 (21) 에 있어서도 (제 7 도 (c) 및 (d) 참조), 각각, 각 메모리 모듈에 대응하여 전송 데이타를 취입하기 위한 클럭 신호의 위상이 조정되고 있으므로, 종래의 과제에서 설명했던 각종 원인에 의하여 데이타가 취입회로 (31) 로 취입되는 타이밍의 차이를 발생시키려고 해도, 상기 위상 조정에 의하여 그 차이가 완화되며, 제 7 도에 나타냈듯이, 적절한 타이밍에서 메모리 컨트롤러 (6B) (취입회로 (31)) 가 전송 데이타를 취입할 수가 있으며, 충분한 셋업 타임과 홀드 타임을 얻을 수 있다.
이상과 같이, 실시예 2 에 의하면, 반도체 디스크 장치 (1B) 내의 메모리 컨트롤러 (6B) 로의 각 메모리 모듈 (2i) 에서의 읽어내기시에 있어서, 각 메모리 모듈 (2i) 의 탑재 위치에 의한 전송 타이밍의 차이에 응한 딜레이 정보 (3Ba) 를 미리 마이크로 컴퓨터 (3b) 에 기억시켜 두고, 메모리 데이타의 읽어내기시에, 마이크로 컴퓨터 (3B) 에서 딜레이 정보 레지스터 (36) 에 기입 기억시켜 취입 클럭 신호의 위상을 조정하도록 했기 때문에, 메모리 모듈에서의 읽어내기 데이타를 적절한 타이밍으로 취입할 수가 있으며, 어느 메모리 모듈로부터 읽어낼 경우에도 셋업 및 홀드 타임을 적절한 것으로 할수 있다. 이것에 의하여, 최악의 타이밍의 메모리모듈을 고려하여 장치한 클럭 신호를 조정하는 것과같은 일이 불필요하며, 또한, 고속의 메모리 데이타의 읽어내기를 가능케할 수 있다.
그리고, 위상 조정된 클럭 신호를 메모리 모듈로 보내고, 위상 조정되지 않은 클럭 신호를 취입회로 (31) 로 보내는 것은, 실시예 2 의 변형예를 구성한다. 그러나, 메모리 모듈로의 기입시에는 위상 조정되어 있지 않은 클럭 신호를 메모리 모듈로 보내고 있는 것과의 정합성 (整合性)이나, 클럭 신호의 송출시점에서 데이타를 취입하는 시점까지의 사이클이 길어질 가능성이 있는 점으로 보아, 상기 실시예 2 와 같이, 위상 조정되어 있지 않은 클럭 신호를 메모리 모듈로 보내고, 위상조정되어 있는 클럭 신호를 취입회로 (31) 로 보내는 것이 바람직하다.
또한, 실시예 1 과 마찬가지로, 읽어냈던 데이타를 이상 (移相) 제어하고, 취입회로 (31) 에는 메모리 컨트롤부 (30) 로부터의 클럭 신호를 그대로 보내는 것도 실시예 2 의 변형예를 구성한다.
실시예 3
다음으로, 본 발명을 반도체 디스크 장치에 적용한 실시예 3 을 도면을 참조하면서 상세하게 서술한다.
이 실시예 3 의 반도체 디스크 장치는, 실시예 1 의 반도체 디스크 장치와 같이, 주로 메모리 모듈에 대한 기입 구성에 특징을 갖는 것이며, 상기 실시예 1 의 반도체 디스크 장치와 유사한 점이 많으므로 실시예 1 과의 상이점을 중심으로 이하에서 설명을 한다.
제 8 도는, 실시예 3 의 반도체 디스크 장치 (1C) 의 구성을 나타내는 블록도이며, 제 1 도와 동일, 대응 부분에 동일, 대응 부호를 붙여 나타내고 있다.
제 8 도에 있어서, 실시예 3 의 반도체 디스크 장치 (1C) 에 있어서의 메모리 모듈군 (2C) 는, 다른 동작 스피드를 갖는 복수의 메모리 모듈 (21C ∼ 2nC) 를 가지고 있다. 여기서는, 동작 스피드는 2 종류로서 설명하고, 적어도 메모리 컨트롤러 (6C) 에 가장 가까운 메모리 모듈 (2nC) 는 고속 (예를 들면 100 ns) 이며, 가장 먼 메모리 모듈 (21C) 은 저속 (예를 들면 250 ns) 이라고 한다.
예를 들면, 장치 전체의 가격을 가능한한 낮추고, 그위에 적어도 액세스 빈도가 높은 데이타를 고속으로 액세스 가능하게 할 경우와, 동일 동작 스피드의 메모리 모듈의 대량 입수가 곤란한 경우 등에 있어서, 다른 동작 스피드들 갖는 복수의 메모리 모듈 (21C ∼ 2nC) 을 적용하는 것은 유용하다.
여기서, 동작 스피드가 고속인 메모리 모듈은 그 액세스를 고속으로 할 수 있으므로, 그 성능을 손상하지 않도록, 상술한 바와 같이, 메모리 컨트롤러 (6C) 에 가까운측에 탑재하는 것이 바람직하다.
메모리 모듈군 (2C) 이, 다른 동작 스피드를 갖는 복수의 메모리 모듈 (21C ∼ 2nC) 를 갖는 경우에 응하여, 마이크로 컴퓨터 (3C) 및 메모리 컨트롤러 (6C) 의 구성이 실시예 1 과는 다소 달라져 있다.
실시예 3 의 마이크로 컴퓨터 (3) 은, 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 에 데이타를 전송할 경우에 있어서의 각 메모리 모듈 (21,ㆍㆍㆍ, 2n) 마다의 딜레이 정보와 그때 이용된 클럭 신호의 정보 (이하, 클럭폭 정보) 로 이루어진 타이밍 정보 (3Ca) 도 격납하고 있다. 예를 들면, 타이밍 정보 (3Ca) 를 마이크로프로그램으로서 격납하고 있다. 마이크로 컴퓨터 (3C) 는, 데이타를 기입하는 메모리 모듈 (2i) 을 인식한 경우에, 메모리 컨트롤 회로 (10C) 에 대하여 메모리 모듈군 (2) 으로의 데이타 전송을 기동시키기 전에, 메모리 컨트롤러 (6C) 로 타이밍 정보 (3Ca) 와 그 기입 신호를 보낸다.
실시예 3 의 메모리 컨트롤러 (6C) 는, 실시예 1 의 딜레이 정보 레지스터 (15) 를 대신하여, 타이밍 정보 레지스터 (15C) 를 갖고 있고, 마이크로 컴퓨터 (3C) 에서 타이밍 정보 (3Ca) 와 그 기입 신호가 보내졌을 때에는 그 타이밍 정보 (3Ca) 를 유지한다. 타이밍 정보 레지스터 (15C) 는 그 내부의 딜레이 정보를 지연소자 셀렉터 신호로서 셀렉터 (14) 로 보냄과 동시에, 클럭폭 정보를 메모리 컨트롤 회로 (10C) 로 보낸다.
이 실시예 3 의 메모리 컨트롤 회로 (10C) 는 클럭폭 컨트롤부 (10Ca) 를 내장하고 있으며, 타이밍 정보 레지스터 (15C) 로부터 보내진 클럭폭 정보에 응한 클럭 신호를 채용한다. 클럭폭 컨트롤부 (10Ca) 로서는, 예를 들면, 원발진기로부터의 발진신호의 분주비 (分周比) 를 클럭폭 정보에 응하여 전환하여 소망의 클럭 신호를 발생시키는 것과, 고속용 메모리 모듈용 클럭 신호를 기본 클럭 신호로서 저속용 메모리 모듈용의 클럭 신호를 채용할 경우에는 그 기본 클럭 신호를 분주하는 것등을 들 수 있다.
이상과 같이, 실시예 3 에 있어서는, 전송선의 메모리 모듈에 응하여 클럭 신호가 선택됨과 동시에, 그 클럭 신호의 이상량이 선택되도록 이루어져 있다.
이상 상술했던 구성을 제외하고는, 실시예 1 과 같은 구성이므로, 그 구성설명은 생략한다. 또한, 메모리 모듈군이 복수인 경우도, 상기 이외는 제 1 실시에 1 과 동일하므로, 그 설명은 생략한다.
이상의 구성을 갖는 실시예 3 의 반도체 디스크 장치 (1C) 에 기입 동작을 실행시킬 경우에는, 도시하지 않은 호스트 컴퓨터측으로부터, 헤더 번호, 실린더 번호, 선두 섹터 번호, 기입 섹터수등의 정보를 포함한 코멘드가 보내짐과 동시에, 기입동작을 지시하는 코멘드가 보내지며, 이들 코멘드의 발행후, 시크시간과 회전시간등에 상당하는 소정 시간 만큼 경과한 시점으로부터 데이타가 전송되어 온다.
호스트 인터페이스 (4) 를 통하여 코멘드를 수령했던 마이크로 컴퓨터 (3C) 는, 그 코멘드를 해석하고, 데이타를 기입하는 메모리 모듈 (2i) 과 그 메모리 모듈 (2i) 에서의 섹터 대응의 어드레스등의 메모리 모듈 (2i) 를 액세스 할 수 있는 제어정보로 변환한다. 이 실시예 3 의 경우, 제어정보에는 그 메모리 모듈 (2i) 에 대한 딜레이 정보와 클럭폭 정보로 이루어진 타이밍 정보 (3Ca) 도 포함된다. 또, 발신되어온 데이타는, 호스트 인터페이스 (4) 를 통하여 버퍼 메모리 (5) 에 보내져 격납된다.
마이크로 컴퓨터 (3C) 는, 우선, 액세스할 메모리 모듈 (2i) 에 대응했던 타이밍 정보 (3Ca) 및 그 기입신호를 메모리 컨트롤러 (6C) 내의 타이밍 정보 레지스터 (15C) 로 보내어 유지시키며, 셀렉터 (14) 의 선택 상태 (클럭 신호의 위상) 를 규정하고, 메모리 컨트롤 회로 (10C) 로부터 출력시키는 클럭 신호를 규정하며 (클럭폭을 선택하며) 소정의 메모리 모듈 (2i) 로의 전송 패스를 설정시킴과 동시에, 그 메모리 모듈 (2i) 에 적합한 클럭 신호를 채용시킨다.
그후, 마이크로 컴퓨터 (3C) 는, 메모리 컨트롤러 (6C) 내의 메모리 컨트롤 회로 (10C) 로 제어정보를 보내고 전송을 기동시킨다. 전송시의 동작 자체는 실시예 1 과 같으므로, 그 설명은 생략한다.
여기서, 전송선 메모리 모듈 (2i) 이 고속의 동작 스피드로 걸리는 것이더라도, 또, 저속의 동작 스피드로 걸리는 것이더라도, 클럭폭 정보와 딜레이 정보 자체는 다르지만, 상술했던 동작을 행한다.
제 9 도는, 이 실시예 3 에 있어서의 메모리 컨트롤러 (6C) 로부터 메모리 모듈로의 기입 타이밍의 예를 나타내는 타이밍 차트이다.
메모리 모듈군 (2) 에 있어서의 메모리 컨트롤러 (6C) 의 가장 가까운 메모리 모듈 (2n) 에 있어서는 (제 9 도 (a) 및 (b) 참조), 고속 동작에 응한 클럭폭 (주기) 을 갖는 클럭 신호가 보내지지만, 그것에 동기한 전송 데이타가 위상 조정되어 보내지므로, 적절한 타이밍으로 전송 데이타를 취입할 수가 있으며, 충분한 셋업 타임과 홀드 타임을 취할 수가 있다. 또한, 메모리 모듈군 (2) 에 있어서의 메모리 컨트롤러 (6C) 의 가장 먼 메모리 모듈 (2i) 에 있어서는 (제 9 도 (c) 및 (d) 참조), 저속 동작 스피드에 응한 클럭폭 (주기) 을 갖는 클럭 신호가 보내지므로, 이점으로부터 적절한 타이밍에서 전송 데이타를 취입할 수가 있으며, 충분한 셋업 타임과 홀드 타임을 얻을 수 있고, 또한, 저속 동작 스피드에 응했던 클럭폭 (주기) 을 갖는 클럭 신호의 동기했던 전송 데이타가 위상 조정되어 보내지므로, 이점으로도 적절한 타이밍에서 전송 데이타를 취입할수 있으며, 충분한 셋업 타임과 홀드 타임을 얻을 수 있다.
이상과 같이, 실시예 3 에 의하면, 반도체 디스크 장치 (1C) 에 스피드 성능이 상이한 메모리 모듈이 존재하고 있어도, 각 메모리 모듈의 기입 클럭폭 정보와 기입 클럭에 대한 메모리 데이타 신호의 딜레이 정보를, 미리 마이크로 컴퓨터 (3C) 에 기억시켜 두고, 데이타 기입시에 그것들의 정보 (3Ca) 를 레지스터 (15C) 에 기입 기억시키고, 클럭폭 (클럭 신호 종류) 과 콜록 신호의 이상량을 선택시키도록 했기 때문에, 어느 메모리 모듈(2i) 에 기입할 때에 있어도, 적절한 클럭폭, 셋업 타임, 홀드 타임으로 조정할 수 있다.
이것에 의하여, 동일한 반도체 디스크 장치 (1C) 에 상이한 스피드 성능의 메모리 모듈을 탑재할 수 있고, 기입빈도가 높은 데이타를 고속 메모리로 기억할 수 있어, 전체로서 효율이 좋은 메모리 데이타 기입이 가능하며, 장치로서 고속, 동작이 가능해지는 효과가 있다.
그리고, 각 메모리 모듈군에 대하여 그 군내의 메모리 모듈은 동일 동작 스피드로 하며, 메모리 모듈군 사이에서는 메모리 모듈 동작 스피드를 변화시킨 것은, 실시예 3 의 변형예를 구성한다. 그러나, 고속의 메모리 모듈이 메모리 컨트롤러 (6C) 로 부터 먼 위치에 탑재되어, 그 고속성이 손상되므로, 상기 실시예 3 과 같이, 메모리 모듈군에 관계없이, 고속 메모리 모듈을 메모리 컨트롤러 (6C) 에 가까운 위치에 탑재하는 것이 바람직하다.
또한, 지연소자 접속단 (11 ∼ 13) 및 셀렉터 (14) 를 생략하고, 클럭폭만을 소망의 메모리 모듈 (2i) 에 응하여 가변하는것도, 실시예 3 의 변형예를 구성한다. 저속의 메모리 모듈이 셋업 타임 및 홀드 타임에서 문제가 없는 것이며, 고속메모리 모듈이 적고, 그것에 대하여 셋업 타임 및 홀드 타임을 고려하여 타임 클럭폭 (클럭 신호) 의 조정을 하는 것이라면, 상기 변형예는 유효하지만, 그래도 실시예 3 보다 유효성은 떨어지고 있다.
실시예 4
다음에 본 발명을 반도체 디스크 장치에 적용한 실시예 4 를 도면을 참조하면서 상세하게 서술한다.
이 실시예 4 의 반도체 디스크 장치는, 실시예 2 의 반도체 디스크 장치와 같이, 주로 메모리 모듈에서의 읽어내기 구성에 특징을 갖는 것이며, 상기 실시예 2 의 반도체 디스크 장치와 근사한 점이 많고, 그 상이점은 실시예 1 과 실시예 3 간의 차이점과 같다.
그리고, 이하에서는 구성의 설명은 생략하고, 제 10 도를 참조한 동작의 설명을 통하여 구성도 명확하게 함과 동시에, 실시예 2 와의 상이를 명확히 한다 그리고, 제 10 도는, 실시예 4 의 반도체 디스크 장치 (1D) 의 구성을 나타내는 도면이며, 실시예 2 에 관련된 제 6 도와 동일, 대응 부분에 동일, 대응 부호를 붙여 나타내고 있다.
실시예 4 의 반도체 디스크 장치 (1D) 에 읽어내기 동작을 실행시킬 경우에는, 도시하지 않은 호스트 컴퓨터측에서, 헤더 번호, 실린더 번호, 선두 섹터 번호, 기입 섹터수등의 정보를 포함하는 코멘드가 보내짐과 동시에, 읽어냄 동작을 지시하는 코멘드가 보내진다.
호스트 인터페이스 (4) 를 통하여 코멘드를 수령한 마이크로 컴퓨터 (3D) 는그 코멘드를 해석하여, 데이타를 읽어내는 메모리 모듈 (2iD) 과 그 메모리 모듈 (2i) 에서의 섹터 대응 어드레스등의 메모리 모듈 (2iD) 을 액세스할 수 있는 제어정보를 변환한다. 이 실시예 4 의 경우, 제어정보에는 그 메모리 모듈 (2iD) 에 대한 딜레이 정보와 클럭폭 정보로 이루어진 타이밍 정보 (3Da) 도 포함된다.
마이크로 컴퓨터 (3D) 는, 우선, 액세스할 메모리 모듈 (2iD) 에 대응한 타이밍 정보 (3Da) 및 그 기입신호를 메모리 컨트롤러 (6D) 내의 타이밍 정보 레지스터 (36D) 로 보내어 유지시키고, 지연소자 접속단 (32 ∼ 34) 에서의 클럭 신호의 셀렉터 (35) 의 선택상태 (클럭 신호의 위상)을 규정하며, 메모리 컨트롤 회로 (10D) 에서 출력된 클럭 신호를 클럭폭 컨트롤부 (30Da) 에 따라 규정하고 (클럭폭을 선택하고), 소정의 메모리 모듈 (2iD) 로의 클럭 신호의 패스를 설정시킴과 동시에, 그 메모리 모듈 (2iD) 에 적합한 클럭 신호를 채용시킨다.
그후, 마이크로 컴퓨터 (3D) 는, 메모리 컨트롤러 (6D) 내의 메모리 컨트롤 회로 (30D) 에 제어정보를 보내어 읽어내기 전송을 기동시킨다.
이때, 메모리 컨트롤 회로 (30D) 는 우선, 제어정보에 의거하여, 어드레스와 읽어내기를 지시하는 컨트롤 신호등으로 이루어지는 제어용 시리얼 데이타를 위상조정되어 있지 않은 메모리 모듈 (2iD) 대응 클럭 신호에 동기하여 출력한다 (관련 동작은, 예를 들면 실시예 3 의 구성에 따라 실행된다).
메모리 컨트롤 회로 (30D) 는, 제어용 시리얼 데이타의 송출후에 있어서도 위상조정하고 있지 않은 메모리 모듈 (2iD) 대응 클럭 신호를 클럭 신호선 (LCLK) 를 통하여 그 메모리 모듈군 (2D) 으로 계속해서 송출한다.
소망의 메모리 모듈 (2iD) 는, 상기 제어용 시리얼 데이타에 의거하여 자신이 읽어내기 동작을 하는 것이라고 인식하고 준비를 행하며, 그후, 도래한 클럭 신호에 동기하여 데이타를 데이타선 (LDAT) 으로 송출한다.
소망의 메모리 모듈 (2iD) 로부터 데이타선 (LDAT) 으로 읽어낸 데이타는, 메모리 컨트롤러 (6D) 내에 있어서, 셀렉터 (35) 에서 출력된 위상 조정된 클럭신호에 의거하여 취입회로 (31) 로 취입되며, 그후, 메모리 컨트롤 회로 (30) 에 따라 페러렐데이타로 변환되며, 호스트 인터페이스 (4) 를 통하여 버퍼 메모리 (5) 에 격납된다. 이와같이 하여 버퍼 메모리 (5) 에 격납된 읽어내기 데이타가, 호스트 인터페이스 (4) 를 통하여 호스트 컴퓨터측으로 송출된다.
메모리 모듈군 (2D) 내의 다른 메모리 모듈 (2mD) 에서 읽어낼 경우에도 동일한 처리가 실행된다. 이 경우에 있어서, 딜레이 정보 및 클럭폭 정보로 이루어진 타이밍 정보 (3Da) 는 그 메모리 모듈 (2mD) 에 응했던 것이 이용된다.
제 11 도는, 이 실시예 4 에 있어서의 메모리 컨트롤러 (6D) 에서 부터 메모리 모듈로의 기입 타이밍의 예를 나타내는 타이밍 차트이다.
메모리 모듈군 (2D) 에 있어서의 메모리 컨트롤러 (6D) 의 가장 가까운 메모리 모듈 (2nD) 에 대해서는, 고속 동작 스피드에 응한 클럭폭 (주기) 를 갖는 클럭 신호가 채용되지만, 메모리 모듈 (2nD) 로부터의 전송 데이타를 취입하기 위한 클럭 신호의 위상이 조정되어져 있기 때문에, 종래의 문제로 설명했던 각종 원인에 의하여 데이타가 취입회로 (31) 에 취입되는 타이밍의 차이를 발생시키려고 해도, 제 11 도 (a) 및 (b) 에 나타냈듯이, 상기 위상조정에 따라 그 차이가 완화되며,적절한 타이밍에서 메모리 컨트롤러 (6D) (취입 회로 (31)) 가 전송 데이타를 취입할 수 있으며, 충분한 셋업 타임이나 홀드 타임을 얻을 수 있다.
또한 메모리 컨트롤러 (6D) 의 가장 먼 메모리 모듈 (21D) 에 대해서는 저속 동작 스피드에 응했던 클럭폭 (주기) 을 갖는 클럭 신호가 채용되므로, 이점에서 적절한 타이밍으로 메모리 컨트롤러 (6D) (취입 회로(31)) 가 전송 데이타를 취입할수 있으며, 메모리 모듈 (21D) 로부터의 전송 데이타를 취입하기 위한 클럭 신호의 위상이 조정되어 있으므로, 종래의 문제로 설명했던 각종 원인에 따라 데이타가 취입회로 (31) 로 취입되는 타이밍에 차이를 발생시키려 해도, 제 11 도 (c) 및 (d) 에 나타냈듯이, 상기 위상조정에 의하여 그 차이가 완화되며, 이 점으로부터도, 적절한 타이밍에서 메모리 컨트롤러 (6D) (취입 회로 (31)) 가 전송 데이타를 취입할 수 있으며, 충분한 셋업 타임이나 홀드 타임을 얻을 수 있다.
이상과 같이, 실시예 4 에 의하면, 반도체 디스크 장치 (1D) 에 스피드 성능이 상이한 메모리 모듈이 존재하고 있더라도, 각 메모리 모듈의 읽어내기 클로폭 정보와 읽어내기 클럭에 대한 취입 클럭 신호의 딜레이 정보를 미리 마이크로 컴퓨터 (3D) 에 기억시켜 두고, 데이타 읽어냄시에 그것들의 타이밍 정보 (3Da) 를 레지스터 (36D) 에 기입 기억시키고, 클럭폭 (클럭 신호 종류) 과 클럭 신호의 이상량을 선택시키도록 했으므로, 어느 메모리 모듈 (2iD) 로부터 읽어낼때라도, 적절한 클럭폭, 셋업 타임, 홀드 타임으로 조정할 수 있다.
이것에 의하여, 동일한 반도체 디스크 장치 (1D) 에 상이한 스피드 성능 메모리 모듈을 탑재할수 있으며, 읽어내기 빈도가 높은 데이타를 고속 메모리로 기억할 수 있고, 전체로서 효율이 좋은 메모리 모듈 기입이 가능하고, 장치로서 고속, 동작이 가능해지는 효과가 있다.
그리고, 실시예 4 에 대해서도, 실시예 3 의 설명에서 서술했던 변형예를 들 수 있지만 (이것 변형예 자체는 본 발명의 실시예), 실시예 3 에서 설명했던 것과 동일한 이유에 의하여, 그것들 변형예와 비교하면, 실시예 4 의 경우가 바람직하다.
기타의 실시예
이상의 각 실시예의 설명에 있어서도, 본 발명의 타실시예를 여러가지 설명했지만, 그 위에도 이하와 같은 기타의 실시예를 들 수 있다.
상기 각 실시예에 있어서는, 프레시 메모리를 의도했던 메모리 모듈을 이용한 것을 설명했지만, 타종류의 메모리를 이용한 것이라도 좋다. 예를 들면, 어드레스선과 데이타선이 별개의 것인 경우에 있어서의 기입구성에 있어서는, 어드레스 데이타의 위상 가변 수단도 필요해진다.
또, 상기 각 실시예에 있어서는, 타이밍 조정용 정보 (딜레이 정보와 타이밍 정보)를 마이콤에 미리 격납해 두는 것을 나타냈지만, 당초 부터 메모리 컨트롤러측에 격납해두는 것이어도 좋다.
그리고 본 발명은, 그 적용 대상이 반도체 디스크 장치로 한정되는 것이 아니며, 공통 신호선에 복수의 메모리 모듈이 접속하고 있는 부분을 갖는 반도체 기억장치에 널리 적용할 수 있다. 예를 들면, 마이콤이나 CPU 가 메모리 모듈군을 직접 액세스 하는 장치에도 적용할 수 있다.
이상과 같이, 본 발명에 의하면, 각 반도체 메모리 모듈에 대응했던 액세스 타이밍 정보를 미리 격납하고, 이 타이밍 정보 격납부에 격납되어 있는 타이밍 정보에 의거하여, 액세스 대상의 반도체 메모리 모듈에 따라, 전송선측에서의 데이타 취입 타이밍을 가변시키거나, 또는, 클럭폭을 변화시키거나 하는 액세스 수단을 만들었으므로, 데이타선이나 클럭 신호선 등을 공유되고 있는 어느 메모리 모듈의 액세스한 경우에 있어서도, 충분한 셋업 타임과 홀드 타임을 확보할 수 있는 고속 동작 가능한 반도체 기억장치를 실현할 수 있다.
제 1 도는 실시예 1 의 구성을 나타내는 블럭도.
제 2 도는 종래의 구성을 나타내는 블럭도.
제 3 도는 종래의 타이밍 차트.
제 4도는 실시예 1의 메모리 모듈군이 복수인 경우의 일부구성을 나타내는 블럭도.
제 5 도는 실시예 1 의 타이밍 차트.
제 6 도는 실시예 2 의 구성을 나타내는 블럭도.
제 7 도는 실시예 2 의 타이밍 차트.
제 8 도는 실시예 3 의 구성을 나타내는 블럭도.
제 9 도는 실시예 3 의 타이밍 차트.
제 10 도는 실시예 4 의 구성을 나타내는 블럭도.
제 11 도는 실시예 4 의 타이밍 차트.
*도면의 주요부분에 대한 부호의 설명*
1A, 1B, 1C, 1D : 반도체 디스크장치
2, 2C, 2D : 메모리 모듈군 3A, 3B, 3C, 3D : 마이크로 컴퓨터
3Aa, 3Ca : 딜레이 정보 3Ba, 3Da : 타이밍 정보
6A, 6B, 6C, 6D : 메모리 컨트롤러 11∼13, 32∼34 : 지연소자
14, 35 : 셀렉터 15,15C : 딜레이정보 레지스터
31 : 취입회로 36, 36D : 타이밍정보 레지스터

Claims (6)

  1. 반도체 기억장치에 있어서,
    각각 다른 동작 속도를 가지는 복수의 반도체 메모리 모듈;
    공통 클럭 신호선;
    1개 이상의 다른 공통 신호선; 및
    액세스 회로로서, 상기 복수의 메모리 모듈을 액세스하기 위하여 상기 공통 클럭 신호선 및 상기 1개 이상의 다른 공통 신호선을 통하여 상기 복수의 반도체 메모리 모듈에 연결된 액세스 수단을 구비하며,
    상기 액세스 수단은,
    상기 반도체 메모리 모듈의 각각에 연관된 소정의 액세스 타이밍 정보를 격납하는 타이밍 정보 격납부; 및
    상기 타이밍 정보 격납부에 격납된 액세스 타이밍 정보에 따라서, 상기 복수의 반도체 메모리 모듈중 액세스된 1개의 모듈로 상기 공통 클럭 신호선에서 인가된 클럭 신호의 클럭폭을 가변시키는 클럭폭 가변 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체 기억장치에 있어서,
    각각 다른 동작 속도를 가지는 복수의 반도체 메모리 모듈;
    공통 클럭 신호선;
    1개이상의 다른 공통 신호선; 및
    액세스 수단으로서, 상기 복수의 메모리 모듈을 액세스하기 위하여 상기 공통 클럭 신호선 및 상기 1개 이상의 다른 공통 신호선을 통하여 상기 복수의 반도체 메모리 모듈에 연결된 액세스 수단을 구비하며,
    상기 액세스 수단은,
    상기 반도체 메모리 모듈의 각각에 연관된 소정의 액세스 타이밍 정보를 격납하는 타이밍 정보 격납부;
    상기 타이밍 정보 격납부에 격납된 액세스 타이밍 정보에 따라서, 상기 복수의 반도체 메모리 모듈중 액세스된 1개의 모듈에 대한 데이터 취입 타이밍을 가변시키는 타이밍 가변 수단; 및
    상기 타이밍 정보 격납부에 격납된 액세스 타이밍 정보에 따라서, 상기 복수의 반도체 메모리 모듈중 액세스된 1개의 모듈로 상기 공통 클럭 신호선에서 인가된 클럭 신호의 클럭폭을 가변시키는 클럭폭 가변 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 2 항에 있어서,
    상기 복수의 반도체 모듈중 상기 액세스된 1개의 모듈은 상기 타이밍 정보 격납부에 격납된 액세스 타이밍 정보에 따라서, 데이터 및 컨트롤 신호를 수신하는 수단을 포함하며, 상기 타이밍 가변 수단은 상기 복수의 반도체 모듈중 상기 액세스된 1개의 모듈에 의하여 취입된 데이터 및 컨트롤 신호를 이상(移相)시키는 것을특징으로 하는 반도체 기억장치.
  4. 제 2 항에 있어서,
    상기 타이밍 가변 수단은 상기 타이밍 정보 격납 수단에 격납된 액세스 타이밍 정보에 따라서 상기 클럭 신호 라인에서 클럭 신호를 이상시키는 것을 특징으로 하는 반도체 기억장치.
  5. 반도체 기억장치에 있어서,
    제 1 클럭 신호에 의한 액세스를 위한 제 1 메모리 모듈;
    상기 제 1 클럭 신호의 클럭폭보다 더 넓은 클럭폭을 가지는 제 2 클럭 신호에의한 액세스를 위한 제 2 메모리 모듈로서, 상기 제 1 메모리 모듈의 동작 속도보다 더 느린 동작 속도를 가지는 제 2 메모리 모듈; 및
    데이터 및 상기 제 1 클럭 신호를 가지는 상기 제 1 메모리 모듈 및 데이터 및 상기 제 2 클럭 신호를 가지는 상기 제 2 메모리 모듈을 제공하는 액세스 회로로서, 공통 클럭 신호 입력으로부터 상기 제 1 및 제 2 클럭 신호를 발생시키기 위한 클럭폭 가변 수단을 구비하는 액세스 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈 및 상기 액세스 회로는 공통 클럭 신호선 및적어도 또다른 공통 신호선을 통하여 전부 연결되는 것을 특징으로 하는 반도체 기억장치.
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TW (1) TW282542B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012091486A1 (ko) * 2010-12-30 2012-07-05 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 phy

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088774A (en) 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US5917760A (en) * 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
US5892981A (en) * 1996-10-10 1999-04-06 Hewlett-Packard Company Memory system and device
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
JP3211739B2 (ja) * 1997-08-25 2001-09-25 日本電気株式会社 半導体記憶装置
US6401167B1 (en) 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
US6226754B1 (en) * 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
US5917761A (en) * 1997-11-06 1999-06-29 Motorola Inc. Synchronous memory interface
KR100295642B1 (ko) * 1998-02-07 2001-08-07 김영환 모듈제어회로를구비한메모리모듈
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
AU6310098A (en) * 1998-03-12 1999-09-27 Hitachi Limited Data transmitter
JP3727778B2 (ja) * 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6438043B2 (en) * 1998-09-02 2002-08-20 Micron Technology, Inc. Adjustable I/O timing from externally applied voltage
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
JP4146006B2 (ja) * 1998-09-28 2008-09-03 富士通株式会社 フラッシュメモリを有する電子機器
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
EP1156420B1 (en) * 1998-12-15 2005-07-06 Matsushita Electric Industrial Co., Ltd. Clock phase adjustment method, and integrated circuit and design method therefor
US6115278A (en) 1999-02-09 2000-09-05 Silicon Graphics, Inc. Memory system with switching for data isolation
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
KR100301054B1 (ko) * 1999-04-07 2001-10-29 윤종용 데이터 입출력 버스의 전송 데이터율을 향상시키는 반도체 메모리장치 및 이를 구비하는 메모리 모듈
US6111812A (en) * 1999-07-23 2000-08-29 Micron Technology, Inc. Method and apparatus for adjusting control signal timing in a memory device
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
US6578125B2 (en) * 2000-02-14 2003-06-10 Sanyo Electric Co., Ltd. Memory access circuit and memory access control circuit
JP3757757B2 (ja) 2000-05-18 2006-03-22 株式会社日立製作所 リード優先メモリシステム
KR20020016430A (ko) * 2000-08-25 2002-03-04 윤종용 멀티미디어 모듈러 카드와 모듈러 카드 운영장치 및통합형 멀티미디어 시스템
KR100389916B1 (ko) * 2000-08-28 2003-07-04 삼성전자주식회사 메모리 모듈 및 메모리 컨트롤러
US6928571B1 (en) * 2000-09-15 2005-08-09 Intel Corporation Digital system of adjusting delays on circuit boards
JP4014801B2 (ja) * 2000-12-28 2007-11-28 株式会社ルネサステクノロジ 不揮発性メモリ装置
US6487141B2 (en) * 2001-03-15 2002-11-26 Micron Technology, Inc. Digital delay, digital phase shifter
US8391039B2 (en) 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
JP3808799B2 (ja) * 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
JP2004192488A (ja) * 2002-12-13 2004-07-08 Renesas Technology Corp データプロセッサ及びメモリカード
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7389364B2 (en) * 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
CN1951010A (zh) * 2003-10-10 2007-04-18 爱特梅尔股份有限公司 可选择延迟的脉冲发生器
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
JP2006059046A (ja) * 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
DE102004046957B4 (de) * 2004-09-28 2016-02-04 Polaris Innovations Ltd. Verfahren und Schaltungsanordnungen zum Abgleichen von Signallaufzeiten in einem Speichersystem
DE102004047663B4 (de) * 2004-09-30 2007-07-19 Infineon Technologies Ag Speicherschaltung mit einer Initialisierungseinheit, sowie Verfahren zum Optimieren von Datenempfangsparametern in einem Speichercontroller
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
US20060184726A1 (en) * 2005-02-11 2006-08-17 Nokia Corporation Flexible access and control of Dynamic Random Access Memory
DE102005016684A1 (de) * 2005-04-11 2006-10-12 Deutsche Thomson-Brandt Gmbh Speicheranordnung, insbesondere zur nichtflüchtigen Speicherung von unkomprmierten Video-und/oder Audiodaten
US20070260778A1 (en) * 2006-04-04 2007-11-08 Ming-Shiang Lai Memory controller with bi-directional buffer for achieving high speed capability and related method thereof
TW200901042A (en) * 2007-06-23 2009-01-01 Jmicron Technology Corp Storage device and circuit element switching method thereof
KR100897298B1 (ko) * 2007-12-27 2009-05-14 (주)인디링스 읽기 신호 타이밍을 조정하는 플래시 메모리 장치 및플래시 메모리 장치의 읽기 제어 방법
JP2010257260A (ja) * 2009-04-24 2010-11-11 Kyocera Corp 電子機器
US8547736B2 (en) * 2010-08-03 2013-10-01 Qualcomm Incorporated Generating a non-reversible state at a bitcell having a first magnetic tunnel junction and a second magnetic tunnel junction
JP5810962B2 (ja) * 2011-03-30 2015-11-11 富士通株式会社 記憶制御装置、記憶制御方法及び記憶制御プログラム
TWI543597B (zh) * 2013-02-27 2016-07-21 晨星半導體股份有限公司 訊號取樣方法、資料加解密方法、以及使用這些方法的電子裝置
JP2015056105A (ja) 2013-09-13 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
JP6500693B2 (ja) * 2015-08-19 2019-04-17 富士通株式会社 可変遅延制御回路の縮退故障診断方法および可変遅延制御回路を有するメモリコントローラ
JP6662735B2 (ja) * 2016-08-03 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置、割り当て方法及び表示システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0379772A2 (en) * 1989-01-27 1990-08-01 Digital Equipment Corporation Programmable data transfer timing
EP0619546A1 (en) * 1993-04-05 1994-10-12 Motorola, Inc. Programmable memory controller and method for configuring same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394541A (en) * 1990-07-17 1995-02-28 Sun Microsystems, Inc. Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
JPH04192047A (ja) * 1990-11-27 1992-07-10 Toshiba Corp パーソナルコンピュータ
KR940007806B1 (ko) * 1992-02-28 1994-08-25 삼성전자 주식회사 시스템 콘트롤라의 클럭 재발생 회로
JP2627475B2 (ja) * 1992-10-07 1997-07-09 三菱電機株式会社 半導体メモリ装置
US5422781A (en) * 1993-12-30 1995-06-06 Intel Corporation Sense amplifier timing method and apparatus for peak power production

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0379772A2 (en) * 1989-01-27 1990-08-01 Digital Equipment Corporation Programmable data transfer timing
EP0619546A1 (en) * 1993-04-05 1994-10-12 Motorola, Inc. Programmable memory controller and method for configuring same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012091486A1 (ko) * 2010-12-30 2012-07-05 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 phy
KR101217937B1 (ko) * 2010-12-30 2013-01-02 (주)인디링스 고속의 외부 메모리 인터페이스를 위한 적응적 디지털 ｐｈｙ

Also Published As

Publication number Publication date
DE69530041D1 (de) 2003-04-30
US5646904A (en) 1997-07-08
KR960015250A (ko) 1996-05-22
EP0709786B1 (en) 2003-03-26
EP0709786A1 (en) 1996-05-01
DE69530041T2 (de) 2004-01-08
JPH08123717A (ja) 1996-05-17
TW282542B (ko) 1996-08-01
EP1035478A3 (en) 2007-04-18
EP1035478A2 (en) 2000-09-13

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