KR100342073B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 전력 소비를 절감하고 스위칭 속도를 향상시키기 위해 반도체 소자에 하전 입자를 조사하고 수소 또는 수소 플라즈마 분위기에서 열처리를 수행하는 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따르면, 제 1 도전형 및 제 2 도전형 불순물이 도핑되어 상호 접합을 갖는 반도체 소자의 표면에 250-500 keV의 조사 에너지로 전자 또는 양성자같은 하전 입자를 조사하고 수소 또는 수소 플라즈마 분위기에서 어닐링하여 소수 캐리어의 라이프타임을 효과적으로 줄일 수 있도록 한다.

Description

반도체 소자의 제조 방법{Method of Fabricating Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 전력 소비를 절감하는 동시에 스위칭 속도를 향상시키기 위해 반도체 소자에 저에너지의 전자 또는 양성자를 조사하고 수소 분위기에서 열처리를 수행하는 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
다이오드, 절연 게이트형 전계효과 트랜지스터(IGBT) 또는 싸이리스터(thyristor) 등의 전력 반도체 소자들은 pn 접합 구조를 공통적으로 내장하고 있다. 이와 같은 pn 접합구조를 갖는 실리콘 반도체 소자에서는 순방향 전류로 소수 캐리어(minority carrier)를 주입하여 실리콘의 저항을 감소시키고 턴-온 상태에서 작은 전압 강하값을 갖도록 하고 있다. 이와 같이, 소수 캐리어에 의해 반도체 소자의 저항을 조절하는 방법을 도전성 조절법(conductivity modulation)이라 하며, 이러한 방법은 소수 캐리어의 라이프타임(lifetime)이 긴 경우에 효과적이다. 실리콘은 간접 밴드갭(indirect bandgap)을 가지고 있어 소수 캐리어의 라이프타임이 길기 때문에 실리콘 반도체 소자의 저항을 조절하는 방법으로서 도전성 조절법이 많이 사용되고 있다. 그러나, 이러한 도전성 조절법은 반도체 소자의 턴-오프시에 이미 주입되어 있던 과잉 소수 캐리어를 빨리 제거하지 못하고 이로 인해 소자의 동작 속도가 느려진다는 문제점이 있다. 소수 캐리어가 라이프타임이 짧은 경우 주위의 다수 캐리어(majority carrier)와 빨리 결합하여 소멸되기 때문에 상기와 같은 문제점이 발생하지 않으나, 실리콘에서는 소수 캐리어의 라이프타임이 길기 때문에 과잉 소수 캐리어의 일부만 다수 캐리어와 재결합(recombination) 하여 소멸되고 재결합하지 않은 나머지 과잉 소수 캐리어는역방향 전류를 발생하게 된다. 따라서, 소수 캐리어의 라이프타임이 길면 재결합하지 않고 역방향 전류를 발생하는 소수 캐리어가 많아져 턴-오프 시간이 길어질 뿐만 아니라 전류와 전압의 곱으로 표시되는 전력의 소비도 커지게 된다. 현재 대부분의 전력 반도체 소자가 킬로(kilo) 헤르쯔 단위의 주파수에서 온-오프를 반복하므로 턴-오프시마다 발생하는 전력 소비는 반도체 소자의 에너지 효율을 크게 저하시킨다.
이러한 문제점을 해결하기 위한 방안의 하나로 실리콘에 인위적으로 결함(defect)을 형성하여 소수 캐리어의 라이프타임을 감소시키는 방법이 현재 사용되고 있다. 상기 결함을 형성하는 방법으로 과거에는 금, 백금 등을 실리콘 반도체 기판에 확산시키는 방법이 사용되었으나, 현재는 약 2 MeV 정도의 고에너지 전자 또는 양성자를 실리콘 기판에 조사하여 결함을 형성하는 방법이 많이 사용되고 있다. 이로 인해, 전자 또는 양성자를 조사하는 조사원(radiation source)의 구성이 복잡해지고 공정 비용이 많이 소요되는 문제점이 있었다. 즉, 2 MeV의 고에너지로 전자를 조사하는 전자선 조사원의 가격은 500 keV 이하의 저에너지로 조사하는 전자선 조사원의 가격보다 5-6배의 고가여서 장비의 운용에 상당한 비용이 소요되는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 저에너지로 전자 또는 양성자를 반도체 소자에 조사하므로써 반도체 소자에 결함을 형성할 수 있게 하여 공정 비용의 절감을 도모하면서 소수 캐리어의 라이프타임을 효과적으로감소시키도록 하는 반도체 소자의 제조 방법을 제공하고자 한다.
도 1은 본 발명의 방법에 의해 전자가 조사될 다이오드의 일실시예의 단면도,
도 2는 도 1의 다이오드 구조에 저에너지로 전자를 조사한 후 수소 분위기에서 어닐링한 경우 및 질소 분위기에서 어닐링한 경우 각각에 대한 온 전압을 나타낸 그래프,
도 3은 도 1의 다이오드에 인가되는 전압이 순방향에서 역방향으로 바뀔 때의 다이오드에 흐르는 전류를 측정한 결과를 나타내는 그래프,
도 4는 도 1의 다이오드에 저에너지로 전자를 조사한 후 수소 및 수소 플라즈마 분위기에서 어닐링한 경우에 순방향 전류의 변화에 따른 역방향 전류의 적분값을 나타낸 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
11 : n형 실리콘 기판 12 : p+불순물 도핑 영역 13 : 금속층 14 : 산화막
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은, 제 1 도전형 및 제 2 도전형 불순물이 도핑되어 상호 접합을 갖는 반도체 소자의 표면에 250-500 keV의 조사 에너지로 하전 입자를 조사하는 단계와, 상기 하전 입자가 조사된 반도체 소자를 수소 또는 수소플라즈마 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.
상기 하전 입자는 전자 또는 양성자이며, 바람직하게는 약 250-300 keV의 에너지로 조사한다.
상기 수소 분위기에서의 어닐링은 바람직하게는 250-350℃의 온도로 30분 내지 60분 동안 수행한다.
본 발명은 조사될 전자 또는 양성자의 에너지를 고에너지에서 저에너지로 낮추고, 이에 부가하여 수소공정 즉, 수소 또는 수소 플라즈마 분위기에서의 어닐링 공정을 추가하여 소수 캐리어의 라이프타임을 감소시키는 방법을 사용한다. 즉, 일반적으로 전자의 조사시에 1 MeV 이하의 에너지는 너무 낮아서 실리콘 내부에 결함을 만드는 데 적당하지 못한 것으로 알려져 있다. 본 발명은 이러한 문제점을 수소 공정으로 보완하여 250-500 keV의 저에너지의 전자로도 소수 캐리어의 라이프타임을 감소시키도록 하였다.
조사된 전자가 결함을 만드는 과정을 살펴보면, 전자가 실리콘 원자에 충돌하여 실리콘 원자가 결정 격자의 평형 위치에서 벗어나도록 하므로써 이루어지며,이에 의해 실리콘의 밴드갭(bandgap) 내부에 새로운 에너지 레벨이 형성된다. 이 때, 실리콘 원자가 충돌로 없어진 빈 공간을 베이컨시(vacancy)라 하고, 충돌 결과로 결정 구조의 제 위치가 아닌 다른 위치에 존재하는 원자를 인터스티셜(interstitial)이라 한다. 따라서, 인터스티셜이 베이컨시 자리로 돌아가면 결함이 생성되기 이전의 원래 상태로 복귀되는 것이다. 여기서, 고에너지의 전자와 저에너지의 전자는 실리콘 원자를 원래의 위치로부터 얼마나 멀리 이격되어 위치하게 할 수 있는가에서 차이점이 있다. 일반적으로 사용되는 2 MeV 정도의 고에너지를 갖는 전자는 실리콘 원자를 원래의 위치로부터 멀리 이격시킬 수 있으므로 실리콘 원자가 원래의 위치로 복귀하기는 상당히 어렵게 된다. 그러나 1 MeV 이하의 저에너지를 갖는 전자는 실리콘 원자를 상대적으로 멀리 이격시킬 수 없으므로 실리콘 원자가 원위치로 복귀하기가 상대적으로 용이하게 되어 소자의 온도가 상승하거나 많은 시간이 경과한 후에는 이미 생성된 결함이 없어질 가능성이 많게 된다.
본 발명은 상기와 같이 250-500 keV의 저에너지를 갖는 전자에 의해 형성된 결함이 수소 또는 수소 플라즈마 분위기에서의 열처리에 의해 수소와 반응하여 새로운 형태의 안정적인 결함으로 바뀔 수 있다는 것으로부터 착안되었다. 즉, 수소 이온이 저에너지의 전자에 의해 생긴 결함에 먼저 위치해 있으면 인터스티셜이 베이컨시로 복귀하는 것이 어렵다는 성질을 이용한 것이다. 결국, 베이컨시를 수소로 채워 놓으면 전자 조사에 의한 라이프타임의 감소 효과가 더 크게 되는 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1을 참조하면, n형 실리콘 기판(11)의 표면으로 p형 불순물을 이온주입하여 p+불순물 도핑 영역(12)을 형성하는 것에 의해 p+n 다이오드가 형성되어 있다. 상기 n형 기판 (11)위에 이미 형성되어 있던 산화막(14) 및 상기 p+불순물 도핑 영역(12) 상에 알루미늄, 몰리브데늄, 금, 은, 탄탈륨 등의 금속을 사용하여 금속층(13)을 증착하여 금속배선을 형성한다.
본 발명에 의하면 상기 p+n 다이오드와 같이 제 1 도전형 및 제 2 도전형 불순물로 도핑되어 상호 접합을 갖는 반도체 소자의 표면에 저에너지로 전자 또는 양성자와 같은 하전입자를 조사한다. 본 발명에서 사용하는 저에너지란 250-500 keV의 에너지로서 일반적으로 전자를 조사할 때 사용되는 전자가속기 등의 전자 조사원(electron radiation source)에 의해 전자선이 조사되는 경우 전자가 갖게 되는 에너지를 의미한다.
이러한 저에너지로 조사된 전자는 실리콘에 불안전한 결함을 생성하지만, 하기에 기술될 실험 데이터에 의하면 상기 결함은 수소와 반응하여 안정적인 결함으로 바뀔 수 있다. 수소 이온은 결함과의 반응성이 매우 좋아서 반도체 소자의 표면으로부터 수십 ㎛의 깊이에 있는 결함도 중화시키는 것이 가능하다. 따라서, 저에너지의 전자에 의해서 형성된 결함(즉, 베이컨시)에 수소 이온이 먼저 위치해 있으면 제자리에서 벗어난 인터스티셜이 베이컨시로 회귀하려 해도 어렵게 되므로 결국 결함은 불안정한 상태에서 안정한 상태로 바뀌게 되는 것이다. 결국, 안정한상태의 결함이 증가하게 되므로 반도체 소자내의 소수 캐리어의 라이프타임이 감소하게 된다.
도 2는 도 1의 다이오드 구조에 저에너지로 전자를 조사한 후 수소 분위기에서 어닐링한 경우 및 질소 분위기에서 어닐링한 경우 각각에 대한 온 전압을 나타낸 그래프이다. 본 발명에서 온 전압은 다이오드를 턴-온 시켜 5 mA의 순방향 전류가 흐르도록 하였을 때 다이오드의 순방향 전압 강하값으로 정의한다. 실험을 위해 다이오드의 직경은 100 ㎛이고 실리콘 기판의 비저항은 20 ??·cm로 설정하였으며 어닐링 온도는 300℃로 한다. 조사되는 전자의 에너지는 270 keV로 한다. 도 2의 그래프를 참조하면, 질소 분위기에서 어닐링한 다이오드는 전자 조사량이 0에서 2.0 ×1016electrons/cm2으로 증가함에 따라 온 전압은 1.41 - 1.47 V의 범위를 나타내고 있어 전자 조사량의 증가에 따른 온 전압의 변화가 거의 일어나지 않고 있음을 알 수 있다. 그러나, 수소 분위기에서 어닐링한 경우에는 전자 조사량이 0에서 2.0 ×1016electrons/cm2로 증가함에 따라 온 전압은 1.50 - 1.73 V의 범위를 나타내고 있어 전자 조사량의 증가에 따라 온 전압이 상당히 증가되는 것을 알 수 있다. 전자 조사량 증가에 따른 온 전압의 증가는 수소 플라즈마 분위기에서 어닐링한 경우에도 마찬가지로 결과가 나타났다. 따라서 수소와 수소 이온 모두가 다이오드의 순방향 전압 강하를 증가시키고 있으므로 수소가 결함의 형성에 기여하였고 이로 인해 소수캐리어의 라이프타임이 감소하였다는 것을 확인할 수 있었다.
도 3은 도 1의 다이오드의 턴-오프 특성을 보이기 위해 다이오드에 인가되는 전압이 순방향에서 역방향으로 바뀔 때의 다이오드에 흐르는 전류값을 나타내는 그래프이다. 순방향 전류로는 5mA의 전류를 흘려주었다. 그래프를 보면, 스위칭 순간에 역방향 전류는 7mA까지 증가하였다가 지수함수 모양으로 감소하는 것을 보이고 있다. 턴-오프시에 측정되는 이러한 역방향 전류는 과잉 소수 캐리어중 재결합으로 소멸되지 못하고 전류를 발생하는 과잉 소수 캐리어에 의해 생성되는 것이 주성분이다. 여기서, 과잉 소수 캐리어의 총량을 Qrr, 역방향 전류를 시간에 대해 적분한 전하량을 Qi, 그리고 재결합에 의해 소멸되는 전하량을 Qrec라 하면, Qrr은 역방향 전류와 재결합에 의한 전류로 소멸되므로 Qrr= Qi+ Qrec의 식이 성립한다. 그리고 Qrr은 순방향 전류와 소수 캐리어의 라이프타임을 곱한 값으로 표시된다. 따라서, 순방향 전류가 증가하면 상기 Qrr, Qi및 Qrec는 순방향 전류의 증가에 비례하여 증가한다.
도 4는 도 3과 같은 전류 특성을 갖는 도 1의 다이오드에 270 keV의 저에너지로 전자를 2.0x1016electrons/cm2조사한 후 수소 및 수소플라즈마 분위기에서 어닐링한 경우 소수 캐리어의 라이프타임이 감소하였다는 것을 보이기 위해 순방향 전류의 변화에 따른 역방향 전류의 적분값을 나타낸 그래프이다. 어닐링은 300℃의 온도에서 30분 동안 수행하였다. 도 4를 참고하면, p+n 다이오드에서 역방향 전류를 시간에 대해 적분한 Qi값은 순방향 전류의 증가에 따라 함께 증가되고 있는것을 알 수 있다. Qi와 순방향 전류의 관계에 있어서, 그래프의 기울기가 작을수록 라이프타임은 작게된다. 왜냐하면, 이미 도 3에서 기술한 바와 같이 과잉 소수 캐리어의 총량 Qrr은 Qi및 재결합에 의해 소멸되는 전하량 Qrec의 합으로 정의되며 Qrr은 Qi와 비례하는데, 순방향 전류의 증가에 따른 Qi의 증가율 즉, 기울기가 상대적으로 작다면 Qrr의 증가율이 작다는 것을 의미하게 되고, Qrr은 순방향 전류와 소수 캐리어의 라이프타임의 곱으로 표시되므로 이는 소수 캐리어의 라이프타임이 더 크게 감소하였다는 것을 의미한다.
도 4의 그래프를 보면, 전자를 조사하지 않고 각각 질소 및 수소 분위기에서 어닐링한 경우와 전자 조사후에 각각 질소, 수소 및 수소 플라즈마 분위기에서 어닐링한 경우의 Qi에 대한 그래프가 나타나 있다. 질소분위기에서의 어닐링도 수소분위기의 경우와 마찬가지로 300℃의 온도에서 30분 동안 수행하였다. 결과를 보면, 전자 조사후에 수소 분위기에서 어닐링한 경우의 Qi및 전자 조사후 수소 플라즈마 분위기에서 어닐링한 경우의 Qi의 기울기가 가장 작게 나타나고 있다. 이는 전자를 조사하고 수소 또는 수소 플라즈마 분위기에서 어닐링하는 공정에 의해 소수 캐리어의 라이프타임이 감소한 결과에 기인한다. 전자 조사후 질소 분위기에서 어닐링한 경우는 전자를 조사하지 않은 경우와 거의 같은 기울기를 가지고 있어 라이프타임의 감소가 크지 않음을 알 수 있다.
이상에서 본 발명의 바람직한 실시예를 기술하였지만 이는 예시의 목적이며본 발명의 권리범위를 상기 실시예에 한정하는 것은 아니다. 예를 들면, 본 발명의 개념이 적용될 수 있는 것은 p+n 다이오드에만 국한되는 것은 아니며 n+p 다이오드는 물론, 바이폴라 트랜지스터(BJT), 금속 전계 효과 트랜지스터(MOS), 절연 게이트형 전계 효과 트랜지스터(IGBT), 싸이리스터 등 pn 접합을 포함하는 모든 반도체 소자에 적용될 수 있다. 또한, 본 발명의 바람직한 실시예에서는 전자를 반도체 소자에 조사하는 것으로 기술되었으나, 양성자를 조사하는 경우에도 전자를 조사하는 경우와 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명은 250-500 keV의 저에너지로 전자 또는 양성자를 반도체 소자에 조사하고 수소나 수소 플라즈마 분위기에서 어닐링하므로써 반도체 소자에 결함을 형성할 수 있게 하여 공정 비용의 절감을 도모하면서 소수 캐리어의 라이프타임을 효과적으로 감소시킬 수 있는 효과를 수반한다.

Claims (5)

  1. 반도체 소자의 제조 방법에 있어서,
    제 1 도전형 및 제 2도전형 불순물이 도핑되어 상호 접합을 갖는 반도체 소자의 표면에 250-500 keV의 조사 에너지로 하전 입자를 조사하는 단계와, 상기 하전 입자가 조사된 반도체 소자를 수소 또는 수소 플라즈마 분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 하전 입자의 조사 에너지는 250-300 keV인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 어닐링은 250-350℃의 온도에서 30분 내지 60분 동안 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 하전 입자는 전자인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 하전 입자는 양성자인 것을 특징으로 하는 반도체 소자의 제조 방법.
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