KR100339306B1 - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고온 하중 시험에서의 우수한 신뢰성뿐만 아니라, 우수한 온도 특성, 소형화, 큰 정전용량, 낮은 제조비용의 적층 세라믹 커패시터를 제공한다. 복수개의 내부 전극은 세라믹 소결체 내부에 형성된다. 세라믹 소결체는 코어-셀 구조의 입자와 균일한 구조의 입자가 혼합된 내환원성 유전체 세라믹으로 이루어진다. 외부 전극은 세라믹 소결체의 외부면에 형성된다. 세라믹 소결체를 임의의 방향으로 자른 단면에서, 코어-셀 구조의 입자가 이루는 면적과 균일한 구조의 입자가 이루는 면적의 비는 약 2:8에서 4:6이 되도록 조절된다.
Description
본 발명은 적층 세라믹 커패시터와 그 제조 방법에 관한 것이다. 더 자세하게는 우수한 정전기적 정전용량 온도특성과 큰 정전용량 특성을 실현하기 위하여 내부 전극의 재료로 비금속(base-metal)을 사용한 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
적층 세라믹 커패시터에서 티탄산 바륨계 강유전체 세라믹은 코어-셀(core-cell) 구조를 포함하는 입자와 균일한 조성의 입자로 구성되었다. 셀층은 코어 주변에 코어-셀 구조를 포함하는 입자로 구성되었다. 티탄산 바륨계 강유전체 세라믹에서 코어를 형성하는 티탄산 바륨계 강유전체 세라믹의 입자는 셀층의 주변에 티탄산 바륨보다 낮은 비유전율을 가지는 유전체 재료로 구성되었다.
균일한 조성의 입자란 티탄산 바륨으로만 이루어진 것을 말하거나, 코어-셀 구조에 있어서 셀 성분이 고체 용액을 형성하기 위해 확산되고 용해된 것과 같은 코어-셀 구조를 가지지 않는 것을 말한다.
상기 적층 세라믹 커패시터의 제조에 있어서 우선, TiO2, BaCO3과 같은 세라믹 재료는 코어를 구성하는 원료로써 칭량, 혼합, 소성된다. 얻어진 소성된 재료는 분쇄하여 소성된 분말을 얻는다.
셀부를 구성하는 재료인 유기 바인다, 분산제 및 물은 세라믹 슬러리를 얻기 위해 분말로 혼합된다. 세라믹 그린 시트는 예를 들면, 닥터블레이드법을 사용하는 시트 내의 세라믹 슬러리의 성형에 의해 얻어진다. 내부 전극은 세라믹 그린 시트 상에 Ag, Ag-Pd 및 Ni분말과 같은 금속분말을 포함하는 전도성의 페이스트를 인쇄함으로써 형성된다.
내부 전극에 있는 복수 개의 세라믹 그린 시트는 적층체를 얻기 위하여 적층체의 최상 및 최하위에 있는 소정 갯수의 평평한 세라믹 그린 시트를 적층함으로써 형성된다. 세라믹 소결체는 두꺼운 방향을 따라 가압한 후에 적층체를 소성하여 얻어진다. 적층 세라믹 커패시터는 상기의 얻어진 소결체의 양 단면에 외부 전극을 형성하여 제조된다.
코어-셀 구조의 입자와 균일한 입자를 포함하는 적층 세라믹 커패시터에서 는 우수한 온도 특성을 얻는다고 간주된다.
최근, 세라믹 커패시터에 있어서 소형화, 큰 정전용량, 및 낮은 제조비용이 요구되어지고 있다. 따라서 코어-셀 구조의 입자와 균일한 구조의 입자를 포함하는 세라믹 커패시터도 우수한 온도 특성만이 아니라, 소형화 및 큰 정전용량 및 낮은 제조 비용이 긴급히 요구된다.
적층 세라믹 커패시터를 소형화하고 큰 정전용량을 갖도록 하려면 세라믹 재료로써 비유전율이 높은 원료 금속을 사용하고, 내부 전극을 따라 세라믹 층을 얇게 하는 것이 필수적이다. 또한 제조 비용을 절감하기 위하여 Ni과 같은 비금속이 사용된다.
코어-셀 구조의 입자 및 균일한 구조의 입자를 포함하는 세라믹 소결체를 사용하는 적층 세라믹 커패시터에 있어서, 제조비용을 절감하기 위하여 내부 전극으로써 Ni을 사용하는 것은 도움이 된다. 그러나 소형화, 큰 정전용량을 달성하는 것은 상기 티탄산 바륨 구조를 가지는 유전체 세라믹에 있어서, 비유전율 상수가 최대 4,000이기 때문에 어렵다.
하지만 납계 페로브스카이트(perovskite)구조를 가지는 세라믹 재료의 사용은 납을 포함하고 있기 때문에 환경에 악영향을 미칠 수 있다는 것이 예상된다.
따라서, 본 발명의 목적은 세라믹 커패시터의 소형화 및 큰 정전용량을 얻을 때 드는 제조 비용을 실용적으로 절감하기 위하여, 우수한 정전기적 정전용량 온도 특성을 나타낼 수 있는 유전체 세라믹이 전극 재료로써 기본 금속을 사용할 때 사용되어지는 코어-셀 구조를 포함하는 적층 세라믹 커패시터를 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 커패시터의 단면도이다.
도 2는 세라믹 소결체의 단면 구조를 보여주는 실례가 되는 확대 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
1 - 적층 세라믹 커패시터 2 - 세라믹 소결체
3 - 코어 4 - 셀
5 - 균일한 구조의 입자 6 - 코어-셀 구조의 입자
7a∼7f - 내부 전극 8, 9 - 외부 전극
한 관점에 따르면, 본 발명이 제공하는 적층 세라믹 커패시터는 ; 내환원성 유전체 세라믹을 포함하는 세라믹 소결체 ; 세라믹 층을 경유하여 두께 방향을 따라 적층되게 하기 위하여 세라믹 소결체 내에 노출된 비금속을 포함하는 복수의 내부 전극 ; 및 세라믹 소결체의 외부면 위에 형성되고, 내부 전극 중 하나에 전기적으로 접속되어 있는 한 쌍의 외부 전극을 포함하고, 여기서, 코어-셀 구조의 입자 및 균일한 입자가 내환원성 유전체 세라믹을 포함하는 세라믹 소결체에서 함께 혼합되고, 세라믹 소결체의 임의의 단면을 관찰하면, 코어-셀 구조의 입자 및 균일 구조의 입자가 약 2:8 에서 4:6 범위의 면적비로 혼합된다.
본 발명에 따르면, 내부 전극은 비금속으로 만들어지기 때문에 적층 세라믹 커패시터에서 생산비를 줄일 수 있다. 또한, 세라믹 소결체의 임의의 단면을 관찰하면, 코어-셀 구조의 입자 및 균일 구조의 입자는 약 2:8에서 4:6 범위의 면적비로 혼합되기 때문에 비유전율 상수가 4,500이상까지 증가 될 수 있고, 소형화 및 큰 정전용량을 얻는 것에 대한 이점이 이후에 기술되는 예에서 명확하게 될 것이다. 코어-셀 구조를 포함하는 적층 세라믹 커패시터로 인하여 JIS 표준에서 정적 정전용량 온도 특성의 D-특성이 만족된다.
본 발명에 따르면 적층 세라믹 커패시터는 우수한 정적 정전용량 온도 특성을 유지하는 동안 코어-셀 구조의 입자와 상기 기술된 특정화된 비율에서 균일 구조의 입자 사이에서 혼합비를 조절함으로써 소형이고, 큰 정전용량이 얻어질 수 있다.
본 발명에서 티탄산염 세라믹은 내환원성 유전체 세라믹으로써 되는 것이 바람직하다.
다른 관점에서, 본 발명이 제공하는 적층 세라믹 커패시터 제조 방법은;
주로 내환원성 유전체 세라믹을 포함하는 세라믹 그린 시트를 제공하는 단계; 세라믹 그린 시트의 한 면 위에 비금속 페이스트를 인쇄함으로써 내부 전극을 형성하는 단계; 내부 전극이 인쇄되어 있는 복수의 세라믹 그린 시트를 적층하고, 적층된 세라믹 그린 시트의 최상 및 최하층 위에 평면 세라믹 그린 시트를 적층하고 두께 방향을 따라 인쇄함으로써 적층체를 얻는 단계; 적층체를 소성시킴으로써 세라믹 소결체를 얻는 단계 ; 및 세라믹 소결체의 외부면 위에 외부 전극을 부착하는 단계를 포함한다. 여기서, 소성 온도 및 소성 시간은 코어-셀 구조의 입자와 균일 입자가 세라믹 소결체의 임의의 단면 내에서 약 2:8에서 4:6의 범위의 면적비로 혼합되도록 선택된다.
티탄산 바륨 세라믹은 본 발명에 따른 적층 세라믹 커패시터 제조를 위한 방법에 있어서, 내환원성 유전체 세라믹으로써 바람직하게 사용될 수 있다.
(실시예)
본 발명은 도면을 참조로 본 발명의 예를 기술함으로써 설명되어질 것이다.
도 1은 본 발명에 따른 적층 세라믹 커패시터의 한 예를 설명하기 위한 단면도이고, 도 2는 세라믹 소결체의 단면 구조를 보여주는 실례가 되는 확대 단면도이다.
적층 세라믹 커패시터 1은 코어-셀 구조의 입자 및 균일한 구조의 입자를 포함하는 소결체 2를 사용하여 형성된다. 유전체 세라믹보다 작은 유전상수를 갖는 금속을 포함하는 셀 4가 유전체 세라믹 입자를 포함하는 코어 3 주위에 형성되는 코어-셀 구조의 입자 6, 및 균일 조성을 포함하는 균일 구조의 입자 5가 혼합되고 도 2에 도시된 바와 같이, 세라믹 소결체 2 내에 분배된다.
세라믹 소결체 2의 임의의 방향을 따라 단면부를 보면, 코어-셀 구조의 입자 6의 면적과 균일 구조의 입자 5의 면적간의 비율이 약 2:8에서 4:6의 범위에서 조절된다. 상기 기술된 비율은 4,500 이상 만큼 높은 비유전율 상수를 발생시키고, 우수한 온도 특성을 갖는 것이 이후에 기술되는 예에서 명확해질 것이다.
도 1에 도시된 바와 같이, 세라믹 소결체 층을 경유하여 두께 방향을 따라 적층되게 하기 위하여 복수의 내부 전극 7a-7f가 세라믹 소결체 2내에 배치된다. Ni 및 Cu과 같은 비금속이 생산비를 줄이기 위하여 내부 전극 7a-7f를 형성하는데 사용된다.
내부 전극 7b, 7d 및 7f가 단면 2a와 대향하는 다른 단면 2b에 연장될 때, 내부 전극 7a, 7c 및 7e는 세라믹 소결체 2의 한 단면 2a까지 연장된다.
Ag 페이스트 및 Cu 페이스트와 같은 도전성 페이스트를 코팅하고 구움으로써 형성되는 외부 전극 8 및 9가 단면 2a 및 2b를 덮기 위하여 형성된다. 외부 전극 8및 9는 도전성 재료를 도금, 진공 증착 또는 스퍼터링(sputtering)에 의하여, 형성될 수 있고, 혹은 외부 전극 8 및 9는 이런 방법 중 둘 이상을 사용하는 적층된 금속막으로 형성될 수 있다.
상기에 기술된 것처럼, 본 실시예에 따른 적층 세라믹 커패시터는 세라믹 소결체 2의 임의의 방향에 따르는 단면을 관찰할 때, 코어-셀 구조의 입자 6의 면적과 균일 구조의 입자 5의 면적간의 비율이 약 2:8에서 4:6 범위내에서 조절되는 점에 그 특징이 있다. 내부 전극 7a-7f의 평면형상, 적층물의 갯수 및 외부 전극 8 및 9의 구조는 특별히 제한되지 않는다.
다음 실험은 본 실시예에 따른 세라믹이, 커패시터가 우수한 정전기적 정전용량 온도 특성을 유지할 때, 어떻게 소형화 및 큰 커패시터를 얻는지 설명할 것이다.
시작 재료로써 BaTiO3,Dy2O3, Co2O3, BaCO3, MgO, NiO, ZrO2및 MnCO3의 분말그리고 주로 BaO-SrO-LiO-B2O3-SiO2로 구성된 산화 유리 분말이 제공되었다. 소성된(calcinated) 분말이 연삭 후에 나오는 분말 재료를 혼합 및 소성함으로써 얻어진다.
얻어진 소성된 분말은 세라믹 슬러리를 얻기 위하여 유기 매질과 함께 혼합되어졌고, 세라믹 그린 시트로써 시트로 성형되어졌다.
얻어진 세라믹 그린 시트는 직사각형 형태의 세라믹 그린 시트를 얻기 위하여 직사각형 형상으로 압인되었다. 내부 전극 7a-7f는 Ni 페이스트를 스크린 인쇄함으로써 세라믹 그린 시트 위에 형성되었다. 이때, Ni 페이스트가 스크린 인쇄된 250개의 그린 시트가 적층되었고, 다음으로 세라믹 적층체를 얻기 위하여 적층물의 최상 및 최하층 위에 평면 세라믹 그린 시트를 적층한다. 두께 방향을 따라 얻어진 세라믹 적층체를 압축한 후에, 2시간 이내로 표 1에 열거된 소성 온도를 유지함으로써 소성되고, 거기서 세라믹 소결체를 얻는다.
외부 전극 8 및 9는 3.2 ×1.6 ×1.6 mm의 용적을 갖는 적층 세라믹 커패시터를 얻기 위하여 세라믹 소결체의 양 단면 위에 Cu 페이스트를 코팅 및 구움으로써 형성된다.
코어-셀 구조를 갖는 입자의 면적과 균일한 구조를 갖는 입자의 면적간의 비율, 정전기적 정전용량, 및 정전용량의 온도 변화율(TCC)이 상기 기술된 것처럼 얻어진 고온 하중 시험에 의해 평가된 적층 세라믹 커패시터의 관점에서 측정되었다. 향상 방법은;
코어-셀 구조를 갖는 입자의 면적과 균질한 구조를 갖는 입자의 면적간의 비율: 세라믹 커패시터의 세라믹 소결체는 세로 방향 및 두께 방향을 따라 절삭되었다. 각 단면은 코어-셀 구조를 갖는 입자의 총 면적과 균일한 구조를 갖는 입자의 총 면적간의 비율을 결정하기 위하여 송신 전자 현미경(TEM)으로 관찰되었다. 두 단면 내에서 결정된 면적비의 평균값이 표 1에 보여진다.
커패시터의 온도 변화율(TCC) : 20℃ 및 85℃(C20및 C85)에서 적층된 세라믹 커패시터의 정전기적 정전용량이 측정되고 TCC가 C20에 상대하는 정전기적 정전용량의 변화율(△C=C85-C20)(%)을 계산함으로써 결정되었다.
고온 하중 시험 : 적층된 세라믹 커패시터의 가속된 하중 시험이 150℃에서 20V의 전압을 사용함으로써 이루어졌다. 고온 하중 시험을 통과하지 못한 커패시터의 개수가 100시간의 시험기간 후 단락 회로 결점이 발생된 커패시터의 개수로 정의되었다.
정전용량의 온도 변화율(TCC)은 10개의 시료에 대하여 측정되었고, 10개의 적층 세라믹 커패시터의 평가 결과의 평균값이 하기 표 1에 열거되어 있다. 시료의 개수는 고온 하중 시험에서 200이었고, 200개의 적층 세라믹 커패시터 가운데서 고온 하중 시험을 통과하지 못한 커패시터의 개수가 표에 보여진다.
시료 개수가 다른 평가에서 30개이었다.
| No. | 소성온도(℃) | 코어-셀입자:균일입자의면적비 | 내부 전극간 세라믹층의두께(㎛) | 비유전율상수(ε) | TCC(%)에서85℃ | 고온하중시험의불량수 |
| 1 | 1240 | 5 : 5 | 4.0 | 4230 | -12 | 3 |
| 2 | 1260 | 5 : 5 | 4.0 | 4380 | -14 | 2 |
| 3 | 1270 | 4 : 6 | 4.0 | 5120 | -22 | 0 |
| 4 | 1280 | 3 : 7 | 3.0 | 5650 | -27 | 0 |
| 5 | 4.0 | 5340 | -22 | 0 | ||
| 6 | 1300 | 2 : 8 | 3.0 | 5550 | -25 | 0 |
| 7 | 4.0 | 5100 | -19 | 0 | ||
| 8 | 1320 | 2 : 8 | 3.0 | 5200 | -20 | 0 |
| 9 | 4.0 | 4510 | -15 | 0 | ||
| 10 | 1350 | 1 : 9 | 4.0 | 3760 | -8 | 0 |
코어-셀 구조를 갖는 입자의 면적과 균일한 입자의 면적간의 비율이 소성 온도 1240℃에서 1:1이었기 때문에 비유전율 상수 ε가 표 1에 있는 1번 시료에서 불과 4,230 이었다. 세 개의 시료가 고온 하중 시험을 통과하지 못했다.
코어-셀 구조를 갖는 입자의 면적과 균일한 입자의 면적간의 비율이 소성 온도 1260℃에서 1:1이었기 때문에 비유전율 상수 ε가 2 번 시료에서 불과 4,380 이었다. 두 개의 시료가 고온 하중 시험을 통과하지 못했다.
코어-셀 구조를 갖는 입자의 면적과 균일한 입자의 면적간의 비율이 소성 온도 1260℃ 이하에서 1:1이었기 때문에 1번 및 2번 시료에서, 수 개의 시료가 고온 하중 시험을 통과하지 못할 것으로 생각되고, 그 때문에 내부 전극 사이에서 세라믹 층이 거의 충분하게 소결되지 못했다.
아마도 소결 온도가 1350℃ 만큼 높았기 때문에 10 번 시료에서 상기 기술된 면적비가 1:9 이었다. 비유전율 상수 ε가 또한 3,760 만큼 낮았으며 두 시료가 고온 하중 시험을 통과하지 못했다. 이것은 아마도 소성 온도가 매우 높아서 입자 성장이 세라믹 입자의 재반응으로 인해 가속화되었기 때문이고, 그 때문에 고온 하중 시험에서 단락 회로 결점이 생겨났다.
반면에, 제시된 본 발명의 범주내에 들어가는 시료 3번 및 9번은 비유전율 상수 ε가 4,510 이상 만큼 높아서 고온 하중 시험을 통과하지 못한 시료가 없었다. 게다가, 정전용량의 온도 변화율(TCC)이 JIS D-특성을 만족시키는 +20 ~ -30의 범위에 있었다.
따라서, 코어-셀 구조를 갖는 입자의 면적과 균일한 구조를 갖는 입자의 면적간의 비율을 약 2:8에서 4:6의 범위에서 조절함으로써 정전용량 온도 특성이 변하지 않고 정전기적 정전용량이 증가되고 고온 하중 시험에서 신뢰도가 향상되는것이 이해될 것이다.
시료 4, 6 및 8번에 보이듯이 내부 전극간의 두께가 3.0㎛ 만큼 얇더라도 고온 하중 시험을 통과하지 못하는 시료가 없었다. 따라서, 보다 큰 정전용량을 갖는 더욱 더 소형화된 상당히 믿을 수 있는 적층 세라믹 커패시터가 단순히 상기 기술된 면적비를 조절함으로써 제공될 수 있다.
상기 시험 결과로부터 명백하듯이, 코어-셀 구조를 갖는 입자의 면적과 균일한 구조를 갖는 입자의 면적간의 비율이 소성 온도를 제어함으로써 조절될 수 있다. 다시 말해, 본 발명이 면적비가 약 2:8에서 4:6의 범위 내에서 다루어 질 때, 이 면적비가 소성 온도를 제어함으로써 즉시 조절될 수 있다. 따라서, 본 발명에 따르는 적층 세라믹 커패시터가 약 2:8에서 4:6의 범위 내에서 면적비가 이루어지기 위하여 소성 온도 및 소성 시간을 선택함으로써 즉시 제조될 수 있다.
상기 기술된 예에서 비록 티탄산 바륨 세라믹이 내환원성 유전체 세라믹으로써 사용되었더라도, 스트론튬(strontium) 티탄산염 세라믹과 같은 티탄산 바륨 세라믹 입자와 다른 유전체 세라믹 입자가 본 발명에 사용될 수 있다.
비록 주로 BaO-SrO-LiO-B2O3-SiO2로 구성된 산화물 유리 분말이 셀 구조를 구성하는 재료로써 사용되었더라도, 그 재료가 구체적으로 거기에 제한되지 않으나 유전체 세라믹보다 낮은 유전율 상수를 갖는 다양한 재료, 예를 들어 ZnO, PbO 및 B2O3가 사용될 수 있다. 세라믹 소결체의 임의의 방향을 따르는 단면을 관찰할 때,코어-셀 구조를 갖는 입자의 총 면적과 균일한 구조를 갖는 입자의 총 면적간의 비율이 적층 세라믹 커패시터에서 2:8에서 4:6의 범위 내에서 조절된다. 그러므로, 고온 하중 시험에서 정전기적 정전용량이 증가하고 단락 회로 결점의 발생이 코어-셀 구조를 갖는 적층 세라믹 커패시터의 우수한 정전용량 온도 특성을 감소시키지 않고 억제된다. 게다가, 내부 전극이 비금속으로 구성되었기 때문에 적층 세라믹 커패시터의 생산비가 감소될 수 있다.
따라서, 소형화에 적합하고, 큰 정전용량의 우수한 온도 특성을 갖는 신뢰할 적층 세라믹 커패시터가 칩 생산 비에 제공될 수 있다.
비록 높은 유전율 상수를 갖는 납계 페로브스카이트(perovskite) 구조를 갖는 세라믹 재료가 종래의 큰 정전용량 세라믹 커패시터에 사용되어 왔더라도, 티탄산 바륨 세라믹이 본 발명에 따르는 내환원성 유전체 세라믹용으로 사용될 때, 환경상의 역효과가 감소될 수 있다.
본 발명에 따르는 적층 세라믹 커패시터 제조 방법에서 면적비가 2:8에서 4:6의 범위 내에서 이루어지게 하기 위하여 적층체를 소성하기 위한 소송 온도 및 소성 시간이 선택될 수 있다. 그 결과로써, 본 발명에 따르는 적층 세라믹 커패시터가 단순히 소성 온도 및 소성 시간을 제어함으로써 제공된다.
상기 기술된 납계 페로브스카이트 구조를 갖는 세라믹 재료를 사용한 것과 비교할 때 티탄산 바륨 세라믹이 본 발명을 따르는 적층 세라믹 커패시터 제조방법에서 내환원성 유전체 세라믹용으로 사용될 때 환경상의 역효과가 줄어들 수 있다.
Claims (8)
- 내환원성 유전체 세라믹을 포함하는 세라믹 소결체;비금속을 형성하고, 상기 세라믹 소결체 내부에 배치되고, 이웃한 한 쌍의 전극 사이에 있는 상기 세라믹 소결체에서 두께 방향으로 적층되는 내부 전극 ; 및상기 세라믹 소결체 외부에 형성되고 상기 내부 전극과 전기적으로 접속되는 한쌍의 외부 전극을 포함하고,상기 내환원성 유전체 세라믹은 코어-셀 구조를 갖는 입자와 균일한 구조를 갖는 입자를 포함하며, 상기 세라믹 소결체의 단면에서 상기 코어-셀 구조를 갖는 입자와 상기 균일한 구조를 갖는 입자의 면적비는 약 2:8 에서 4:6인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제 1항에 있어서, 상기 내환원성 유전체 세라믹은 티탄산 바륨 세라믹인 것을 특징으로 하는 적층 세라믹 커패시터.
- 제 2항에 있어서, 상기 비금속은 Ni을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
- 제 1항에 있어서, 상기 비금속은 Ni을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
- 내환원성 유전체 세라믹을 포함하는 복수 개의 세라믹 그린 시트를 제공하는 단계;상기 세라믹 그린 시트의 한 면 위에 비금속 페이스트를 인쇄함으로써 내부 전극을 형성하는 단계;상기 내부 전극이 인쇄되어 있는 복수의 세라믹 그린 시트를 적층하고, 적층된 세라믹 그린 시트의 최상 및 최하층 위에 평면 세라믹 그린 시트를 적층하고 두께 방향을 따라 인쇄함으로써 적층체를 얻는 단계;상기 적층체를 소성시킴으로써 세라믹 소결체를 얻는 단계; 및상기 세라믹 소결체의 외부면 위에 외부 전극을 부착하는 단계를 포함하고,상기 내환원성 유전체 세라믹은 코어-셀 구조를 갖는 입자와 균일한 구조를 갖는 입자를 포함하며, 소성 온도와 소성 시간은 상기 세라믹 소결체의 단면에서 상기 코어-셀 구조를 갖는 입자와 상기 균일한 구조를 갖는 입자의 면적비가 약 2:8에서 4:6이 되도록 결정되는 것을 특징으로 하는 적층 세라믹 커패시터 제조 방법.
- 제 5항에 있어서, 상기 내환원성 유전체 세라믹은 티탄산 바륨 세라믹을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터 제조 방법.
- 제 6항에 있어서, 상기 비금속은 니켈을 포함하는 것을 특징으로 하는 적층세라믹 커패시터 제조 방법.
- 제 5항에 있어서, 상기 비금속은 니켈을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터 제조 방법.
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