KR100337163B1 - 비가역 회로 소자 - Google Patents

Abstract

본 발명은 판 모양의 커패시터를 수직으로 형성함으로써, 소형화되고, 낮은 삽입 손실을 향상시킬 수 있는 비가역 회로 소자에 관한 것이다. 단판(單板)형 커패시터는, 그들의 전극 면들이 페라이트에 대해 90도 각을 이루도록, 더욱이 그들의 저면이 페라이트의 상면보다 높은 위치에 있도록 수직으로 형성된다.

Description

비가역 회로 소자{Nonreciprocal circuit device}

본 발명은 마이크로파 대역과 같은 고주파 대역에서 사용되는 아이솔레이터 또는 서큘레이터와 같은 비가역 회로 소자에 관한 것이며, 또한 상기 비가역 회로 소자를 이용한 통신 장치에 관한 것이다.

최근, 소형화되고 저가격화된 휴대 전화 등의 이동 통신 기기의 수요가 성장하고 있으며, 이와 함께 비가역 회로 소자도 소형화 및 저가격화가 요구되고 있다. 이러한 요구를 충족시키기 위해, 본 발명의 출원인은, 단판(單板)형 커패시터를 정합용 커패시터로서 사용하고, 아울러 상기 단판형 커패시터를 상기 아이솔레이터의 실장면에 수직으로 형성하는 수직 커패시터 구조의 아이솔레이터를 제안하고 있다(일본국 특허 공개공보 9-252207호).

이 아이솔레이터는, 상부 요크(yoke)의 내면에 형성되는 영구 자석과, 회로 가까이에 자기적으로 형성하기 위해 상부 요크에 부착되는 하부 요크로 구성되고, 세 개의 중심 도체가 수지 케이스 내의 페라이트에 형성되는 자석 구조물을 가지며, 세 개의 정합용 커패시터 및 종단 레지스터를 포함한다. 그리고, 비용을 줄이기 위해 유전체 기판의 양 주면에 형성된 전극을 포함하는 단판형 커패시터를 정합용 커패시터로서 사용하고, 각 단판형 커패시터(C)는, 도 6에 도시한 바와 같이, 아이솔레이터를 더 작게 만들기 위해, 페라이트(55)에 수직으로 형성된다. 상술한 아이솔레이터에서, 상기 커패시터(C)의 하단부가 상기 페라이트(55) 두께의 절반보다 낮게 배치되는 위치에 상기 단판형 커패시터(C)가 형성된다.

상기 아이솔레이터가 소형화되는 경우, 즉, 그 구성 부재들의 소형화가 요구되는 경우, 삽입 손실이 증가한다는 문제점을 초래하게 되고, 결과적으로 소형화 및 삽입 손실의 감소 모두 향상시켜야 하는 것이 강하게 요구된다.

상기 측면에서 아이솔레이터를 보았을 때, 커패시터의 전극면은 페라이트의 측면과 겹쳐지게 되고, 따라서 커패시터의 전극은 중심 도체에 의해 생겨난 고주파 자계를 방해하고, 자계의 경로를 짧게 하고, 중심 도체를 둘러싼 고주파 자계를 갑자기 변경한다. 그 결과, 자계 결합에 요구되는 DC 자계에 수직인 중심 도체의 자계 구성 요소가 감소되고, 또한 삽입 손실이 증가한다. 말하자면, 상기 커패시터를 수직으로 형성함으로써 상술한 아이솔레이터가 더욱 소형화될 수 있지만, 삽입 손실이 감소되지 않는다는 불이익을 가진다.

더욱이, 상술한 구성에서, 커패시터의 핫 엔드(hot end) 전극이 페라이트측의 면에 형성될 경우, 중심 도체의 그라운드 단부와 커패시터의 핫 엔드 전극은 단락되기 쉽다. 결과적으로, 커패시터와 중심 도체간의 거리는 증가될 필요가 있고, 또는 커패시터와 중심 도체의 사이에 절연체가 배치되어야 하며, 그 결과, 소형화 및 저가격화의 달성을 더 어렵게 한다.

따라서, 본 발명의 목적은, 판 모양의 커패시터를 수직으로 형성함으로써, 저비용으로 소형화할 수 있는 비가역 회로 소자 및 그를 이용한 통신 장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 제 1 구현예에 따르면, 비가역 회로 소자는, 영구 자석에 의해 DC 자계가 인가되는 판 모양 페라이트상에 복수의 중심 도체가 형성되고, 그 중심 도체들의 포트에 판 모양 커패시터들이 접속된다. 페라이트는, 그 양 주면이 실장면에 실질적으로 평행이 되도록 형성되며, 커패시터들은, 커패시터들의 전극면이 실장면에 실질적으로 수직이 되도록 형성되고, 또한 각 커패시터들의 바닥면이 페라이트의 두께의 절반의 위치보다 높은 위치에 배치되도록 형성된다.

바람직하게는, 상기 커패시터는 페라이트의 상면보다 높은 위치에 배치된다.

본 발명의 다른 구현예에서, 상기 커패시터는 유전체 기판의 양 주면에 형성된 전극을 가지는 단판형 커패시터를 포함한다.

또는, 상기 커패시터는 복수의 유전체와 복수의 전극이 서로 번갈아 적층된 적층 커패시터를 포함한다.

더욱이, 본 발명에 따른 통신 장치는 상술한 비가역 회로 소자를 포함한다.

본 발명자들은, 커패시터의 전극 면이, 복수의 중심 도체가 형성되어 있는 페라이트의 주면에 실질적으로 수직으로 배치되어 있는 비가역 회로 소자에서, 상기 페라이트와 커패시터 사이의 위치적 관계를 변화시킴으로써 비가역 회로 소자의 삽입 손실을 개선시킬 수 있다는 사실을 발견하였다.

즉, 이하의 발명의 구성에서 명확하게 설명하겠지만, 판 모양 커패시터를 상기 페라이트에 실질적으로 수직으로 형성함으로써 비가역 회로 소자를 소형화 할 수 있다. 더욱이, 상기 커패시터의 저면이, 페라이트의 두께의 절반보다 높은 위치에 배치되는 경우, 실제 사용에서 삽입 손실의 수준을 향상시킬 수 있다.

또한, 커패시터의 저면을 페라이트의 상부 주면보다 높게 배치함으로써 삽입 손실을 최소한도로 할 수 있다.

게다가, 단판형 커패시터와 같이, 그 양 주면에 전극을 가지는 커패시터를 페라이트의 상부 주면보다 높은 위치에 배치하는 경우, 커패시터가 페라이트의 측면에 위치하지 않기 때문에, 중심 도체의 그라운드측과 커패시터의 핫 엔드 전극 사이의 단락을 방지할 수 있다.

더욱이, 커패시터로서 단판형 커패시터 또는 적층형 커패시터를 사용할 수 있다. 단판형 커패시터는 쉽게 제조되어, 비용을 줄일 수 있게 한다. 또한, 적층형 커패시터를 사용함으로써, 장치가 더욱 소형화될 수 있다.

또한, 본 발명에 따른 통신 장치는 상술한 특징을 가지는 단판형 커패시터를 구비하며, 따라서 소형화되고 저가격의 우수한 특성을 나타낸다.

도 1은 제 1 구현예에 따른 아이솔레이터의 분해 사시도이다.

도 2는 제 1 구현예에 따른 아이솔레이터의 평면도이다.

도 3은 제 1 구현예에 따른 단판형 커패시터와 아이솔레이터의 페라이트 사이의 위치적 관계를 보여주는 도이다.

도 4는 본 발명에 따른 아이솔레이터의 단판형 커패시터의 위치와 삽입 손실 사이의 관계를 나타내는 도이다.

도 5는 제 2 구현예에 따른 통신 장치의 블록도이다.

도 6은 단판형 커패시터와 종래 아이솔레이터의 페라이트 사이의 위치적 관계를 나타내는 도이다.

*도면의 주요 부분에 대한 부호의 설명*

2 : 상부 요크 3 : 영구 자석

5 : 자석 구조물 51∼53 : 중심 전극

55 : 페라이트 7 : 수지 케이스

71, 72 : 입/출력 단자 73 : 그라운드 단자

8 : 하부 요크 C1∼C3 : 단판형 커패시터

R : 종단 저항 P1∼P3 : 포트

도 1 내지 도 3을 참조하여, 본 발명의 제 1 구현예에 따른 아이솔레이터의 구성을 설명한다. 도 1은 상기 아이솔레이터의 분해 사시도이고, 도 2는 상기 아이솔레이터의 평면도이고, 도 3은 단판형 커패시터와 아이솔레이터의 페라이트 사이의 위치적 관계를 보여주는 도이다.

본 발명의 아이솔레이터는, 자석 금속을 포함하는 박스 모양 상부 요크(2)의 내면에 형성된 영구 자석(3)과; 상부 요크(2)와 동일한 자석 금속을 포함하며, 그 안에 회로 가까이에 자석을 형성한, 실질적으로 C자 모양을 갖는 하부 요크(8)와;하부 요크(8)의 저벽(8a)에 형성된 수지 케이스(7);를 포함하며, 상기 수지 케이스의 내부에 형성된 자석 구조물(5), 단판형 커패시터(C1∼C3) 및 종단 레지스터(R)를 포함한다.

상기 아이솔레이터는 평면 크기 5.0㎜×5.0㎜ 및 두께(높이) 2.0㎜의 평행 육면체의 외관을 가지고 있으며, 휴대 전화와 같은 이동 통신 기기의 송수신기 회로를 구성하는 실장 기판에 표면 실장된다.

상술한 자석 구조물(5)은, 판 모양 페라이트(55)의 상면에 박판형 금속판을 포함하는 세개의 중심 전극(51∼53)을, 절연 시트(도시 안함)를 그들 사이에 형성하여 130도 각도로 교차시킴으로써 형성하고. 각 중심 전극(51∼53)중 한쪽 단부의 포트(P1∼P3)를 바깥쪽으로 돌출하게 하고, 그라운드 단자(54)를 페라이트(55)의 바닥면에 인접하는 중심 전극(51∼53)의 다른 한쪽 단부에 공통으로 접속시킴으로써 형성된다.

페라이트(55)의 상하부 주면과 중심 전극(51∼53)은 실장면에 평행하게 배치되고, 중심 전극(51∼53)의 포트(P1∼P3)는 실장면에 수직이 되도록 윗쪽으로 구부러진다. 두 포트(P1, P2)의 팁(tip; P1a, P2a)은 실장면에 평행이다.

상기 수지 케이스(7)는 바닥벽(7b)과 일체적으로 형성된 직사각형 틀 모양의 측벽(7a)를 포함하고, 입/출력 단자(71, 72) 및 그라운드 단자(73)는 수지 속에 부분적으로 묻히고, 정사각형 삽입 홀(7c)은 바닥 벽(7b)의 거의 중앙에 형성된다. 좌우측벽(7a)의 내면에는 단판형 커패시터(C1, C2)를 수납하기 위한 패임부(7d)가 형성되고, 하부 측벽(7a)의 내면에는, 단판형 커패시터(C3)를 수납하기 위한 패임부(7d) 및 종단 레지스터(R)를 수납하기 위한 패임부(7e)가 형성된다. 상기 패임부(7d, 7e)는 상기 측벽(7a)의 상부를 제거하거나 잘라내어 개구부를 만들어 형성되고, 이는 단판형 커패시터(C1∼C3) 및 종단 레지스터(R)가 용이하게 삽입되게 한다.

상기 입/출력 단자(71, 72)에서 각 하나의 단부는 상기 바닥벽(7b)의 상면에서 노출되도록 형성되고, 다른 하나의 단부는 바닥벽(7b)의 하부면 및 측벽(7a)의 외면에 노출되도록 형성된다. 더욱이, 상기 그라운드 단자(73)는, 상기 단판형 커패시터(C1∼C3)가 형성된 패임부(7d)의 내면과, 상기 종단 레지스터(R)가 형성된 패임부(7e)의 내면에서, 각 하나의 단부가 각각 노출되도록 형성된다. 상기 그라운드 단자의 각 다른 단부측은 바닥벽(7b)의 저면 및 측벽(7a)의 외면에서 노출되도록 형성된다.

정합용 커패시터의 기능을 하는 단판형 커패시터(C1∼C3)는, 상기 기판의 양측에 서로 대향하도록 판 모양 유전체 기판의 양 주면 전체에 형성된 커패시터 전극을 포함하며, 큰 마더 기판의 양측에 전극을 형성하고, 격자형으로 마더 기판을 커팅함으로써 제조된다.

수지 케이스(7)의 측벽(7a)에서 패임부(7d)에는 정합용 단판형 커패시터(C1∼C3)가 형성되고, 하부 측벽(7a)에서 패임부(7e)에는 종단 칩 레지스터(R)가 형성되며, 삽입 홀(7c)에는 자석 구조물(5)이 삽입되고, 하부 요크(8)의 바닥벽(8a)의 상부에는, 자석 구조물(5)의 저면상에 각 중심 전극(51∼53)의 그라운드(54)가 접속된다.

단판형 커패시터(C1∼C3)는, 그 전극 면이 실장면에 90도 각도로 수직이 되도록 형성되고, 그 저면은 페라이트(55)의 상면보다 높게 배치된다(도 3 참조). 상기 단판형 커패시터(C1∼C3)의 저면은 상술한 패임부(7d)의 바닥과 접하며, 따라서 커패시터를 수직 방향으로 위치하게 한다. 더욱이, 중심 전극(51∼53)의 포트(P1∼P3)가 윗쪽으로 구부러져 있고, 따라서 단판형 커패시터(C1∼C3)는 페라이트(55) 상면보다 높은 위치에 확실하게 접속될 수 있다.

단판형 커패시터(C1∼C3)의 콜드 엔드(cold end)측 전극은 패임부(7d)의 내면에서 노출된 그라운드 단자(73)에 접속되고, 핫 엔드측 전극은 중심 전극(51∼53)의 포트(P1∼P3)에 접속된다.

또한, 포트(P1, P2)의 팁(Pla, P2a)은 각각 바닥벽(7b)상의 노출된 입/출력 단자(71, 72)에 접속되고, 포트(P3)는 종단 레지스터(R)의 한쪽 전극에 접속되고, 종단 레지스터(R)의 다른쪽 전극은 패임부(7e)의 내면에서 노출된 그라운드 전극(73)에 접속된다. 또한, 종단 레지스터(R)는 실장 기판에 90도의 각으로 수직으로 형성된다. 상술한 부재들은 리플로 솔더링에 의해 서로 솔더링된다.

상술한 바와 같이, 본 발명의 아이솔레이터의 구성은, 단판형 커패시터(C1∼C3)가 실장면 및 페라이트(55)의 주면에 수직으로 용이하고 신뢰성 있게 형성되게 할 수 있고, 그들의 저면과 같은 위치에서는 상기 페라이트(55)의 상면보다 높게 배치된다. 상기 측벽에 형성된 패임부(7d)의 모양은 상술한 구현예에 한정되는 것은 아니다. 더욱이, 패임부(7d)의 저면의 위치를 수직(높이) 방향에서 변화시킴으로써, 수직 방향으로 바람직한 위치에서 단판형 커패시터(C1∼C3)가형성될 수 있다.

또한, 상기 단판형 커패시터(C1∼C3)와 실장면 사이의 각이 꼭 수직(90도)이 되어야 하는 것은 아니며, 실장면에 90도±30도의 범위 내에 있도록 형성될 것이 필요하고, 그로써 기울기에 대한 실장 영역을 줄일 수 있고, 더욱이 소형화에 도움이 된다.

다음으로, 본 발명의 작용 및 효과를 실험 결과를 토대로 설명한다. 도 4는 단판형 커패시터의 저면의 위치가, 페라이트의 저면상의 위치를 기본점(0㎜)으로 하여 변화될 때, 상술한 구성을 가지는 아이솔레이터의 삽입 손실의 변화를 나타낸다. 약 920㎒의 중간 주파수에서의 데이터는, 페라이트(55 : 3.0×3.0×0.5㎜), 9㎊의 커패시턴스를 가지는 단판형 커패시터(C1, C2 : 0.9×2.0×0.2㎜), 및 14㎊의 커패시턴스를 가지는 단판형 커패시터(C3 : 0.9×3.1×0.2㎜)를 사용하여 얻어진다.

도 4에서 알 수 있듯이, 커패시터의 위치가 올라갈수록 삽입 손실은 감소하고, 커패시터가 페라이트의 상면과 거의 동일한 위치(도 4의 0.5㎜)에 있을 때 최소치에 도달하게 된다. 게다가, 상기 커패시터가 페라이트의 두께의 절반(도 4의 0.25㎜)에 위치할 때, 삽입 손실은 0.4㏈ 이하이다.

실질적으로, 삽입 손실이 0.4㏈ 이하일 때, 본 구현예의 크기를 가지는 아이솔레이터를 사용할 수 있다. 이를 달성하기 위해, 상기 커패시터는 가급적이면 페라이트의 두께의 절반보다 높은 위치에 형성되어야 한다.

또한, 커패시터가 페라이트의 상면보다 높게 형성되는 경우, 삽입 손실을 최소화할 수 있고, 더 좋은 특성을 얻을 수 있다. 더욱이, 커패시터가 페라이트의 상면보다 높게 형성되는 경우, 단판형 커패시터를 페라이트의 측면에 위치시킬 필요가 없고, 결과적으로 중심 도체의 그라운드측과 단판형 커패시터의 핫 엔드측 사이에 단락이 일어나지 않게 되어, 신뢰성을 향상시키게 된다.

상술한 구현예에서, 정합용 커패시터로서 단판형 커패시터가 사용되었지만, 본 발명이 이에 한정되는 것은 아니며, 커패시터로서, 복수의 유전체와 복수의 커패시터 전극이 서로 번갈아 적층되고, 유전체 기판의 내부에 적어도 하나의 커패시터 전극을 가지는 적층 커패시터를 이용할 수 있다. 적층 커패시터가 이용되는 경우, 커패시턴스를 얻기 위한 커패시터 전극면을 실장면에 실질적으로 수직으로 형성하고, 적층 커패시터의 저면은 페라이트의 두께의 절반보다 높게 위치하거나, 또는 페라이트의 상면보다 높게 위치한다. 결과적으로 단판형 커패시터와 동일한 효과를 달성할 수 있다.

또한, 상기 구현예가 아이솔레이터의 예를 설명하였지만, 본 발명은 포트(P3)가 종단 레지스터(R)에 접속되지 않고, 제 3의 입/출력 단자에 접속되는 서큘레이터에도 적용할 수 있다.

더욱이, 전체 구성이 상술한 구현예에 제한되는 것은 아니며, 본 발명의 특성은 비가역 회로 소자에 형성된 판 모양 커패시터가 실장 기판에 실질적으로 수직으로 형성되고, 커패시터의 위치를 한정한 것이며, 다른 부분의 구성에는 제한이 없다.

다음으로, 도 5는 본 발명의 제 2 구현예에 따른 통신 장치를 나타낸다. 이통신 장치는, 송신용 필터(TX)와 수신용 필터(RX)를 포함하는 듀플렉서(DPX)의 안테나 단자에 접속되는 안테나(ANT)와, 송신용 필터(TX)의 입력 단자와 송신기 사이에에 접속되는 아이솔레이터(ISO), 및 수신용 필터(RX)의 출력 단자에 접속되는 수신기로 구성된다. 송신기로부터 송신된 신호는 아이솔레이터(ISO)와 송신용 필터(TX)를 통해 통과하여 안테나(ANT)로부터 발신된다. 또한, 안테나(ANT)에 의해 수신된 신호는 수신용 필터(RX)를 통해 통과하여 수신기에 입력된다.

여기서, 상술한 구현예에서 설명한 아이솔레이터는 통신 장치의 아이솔레이터(ISO)로서 적용될 수 있다. 본 발명의 비가역 회로 소자를 이용함으로써, 우수한 특성을 가지는 소형화되고 저비용의 통신 장치를 얻을 수 있다.

상술한 바와 같이, 본 발명의 비가역 회로 소자에 따르면, 판 모양 커패시터가 페라이트에 실질적으로 수직으로 형성되고, 더욱이 커패시터의 바닥 단면은 페라이트의 두께의 절반 위치보다 높게 위치되기 때문에, 비가역 회로 소자는 소형화될 수 있고, 또한 그 삽입 손실을 감소시킬 수 있다.

또한, 커패시터의 저면이 페라이트의 상부 주면보다 높은 위치에 배치되는 경우, 삽입 손실을 최소화할 수 있다.

게다가, 중심 도체의 그라운드측과 커패시터의 전극간의 단락을 방지할 수 있기 때문에 신뢰성이 향상된다.

더욱이, 커패시터로서 단판형 커패시터를 사용함으로써 비용을 감소시킬 수 있다. 또한, 적층 커패시터를 사용함으로써, 더욱 소형화를 달성할 수 있다.

또한, 본 발명에 따른 비가역 회로 소자를 실장함으로써, 우수한 특성을 가지는 소형화되고 저비용의 통신 장치를 얻을 수 있다.

Claims (5)

1. 영구 자석에 의해 DC 자계가 인가되는 판 모양 페라이트상에 복수의 중심 도체가 형성되고, 상기 중심 도체들의 포트에 판 모양 커패시터들이 접속되는 비가역 회로 소자로서,

   상기 페라이트는, 그 양 주면이 실장면에 실질적으로 평행이 되도록 형성되며, 상기 커패시터들은, 상기 커패시터들의 전극면이 상기 실장면에 실질적으로 수직이 되도록 형성되고, 또한 상기 각 커패시터들의 바닥면이 상기 페라이트의 두께의 절반의 위치보다 높은 위치에 배치되도록 형성되는 것을 특징으로 하는 비가역 회로 소자.
2. 제 1 항에 있어서, 상기 커패시터들은 상기 페라이트의 상면보다 높은 위치에 배치되는 것을 특징으로 하는 비가역 회로 소자.
3. 제 1 항 또는 제 2 항에 있어서, 상기 커패시터들은 유전체 기판의 양 주면에 형성된 전극을 가지는 단판형 커패시터를 포함하는 것을 특징으로 하는 비가역 회로 소자.
4. 제 1 항 또는 제 2 항에 있어서, 상기 커패시터들은 복수의 유전체와 복수의 전극이 서로 번갈아 적층된 적층 커패시터를 포함하는 것을 특징으로 하는 비가역회로 소자.
5. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항에 기재된 비가역 회로 소자를 포함하는 것을 특징으로 하는 통신 장치.