KR100316905B1 - 비가역회로소자 - Google Patents

Abstract

본 발명은 마이크로파 대역 등의 고주파 대역에서 사용되는 아이솔레이터(isolator) 또는 서큘레이터(circulator) 등과 같은 비가역 회로 소자에 관한 것으로, 더욱 상세하게는 이동 통신기기에 사용되는 경우 소형화, 저가격화에 대응할 수 있는 비가역 회로 소자에 관한 것이다.

본 발명의 비가역 회로 소자의 한 구성부재의 한쪽 주면에는 헤어핀(hairpin) 형상의 전극 패턴으로 된 2개의 인덕터 전극들(inductor electrodes)이 형성되어 있고, 다른쪽 주면에는, 각 인덕터 전극의 양단부에 대응하는 위치에 접속전극들(connection electrodes)이 형성되어 있다. 각 인덕터 전극의 양단부는 관통홀(through holes)에 의해 접속전극들에 접속된다. 신호 입출력측의 중심도체들의 포트부(port sections)는 비가역 회로 소자의 상기한 구성부재에 형성된 인덕터 전극들을 통하여 입출력 단자 전극들에 접속된다.

Description

비가역 회로 소자{Irreversible Circuit Device}

본 발명은 마이크로파 대역 등의 고주파 대역에서 사용되는 아이솔레이터(isolator) 또는 서큘레이터(circulator) 등과 같은 비가역 회로 소자에 관한 것으로, 더욱 상세하게는 이동 통신기기에 사용되는 경우 소형화, 저가격화에 대응할 수 있는 비가역 회로 소자에 관한 것이다.

집중정수형(lumped-constant) 아이솔레이터, 서큘레이터 등의 비가역 회로 소자는 신호의 전송 방향에서는 감쇠량이 매우 작고, 역방향에서는 매우 큰 특성을 갖고 있다. 도 9는 이러한 아이솔레이터의 구조를 보여준다.

이런 아이솔레이터는, 주로 상부 요크(yoke) 2와 하부 요크 8로 구성된 폐자로(magnetic closed circuit) 내에, 영구자석 3; 스페이서 부재 4; 3개의 중심도체 51, 52, 53과 페라이트(ferrite) 54로 구성된 자성 조립체(magnetic assembly) 5; 및 수지 케이스(resin case) 7을 포함한다. 중심도체 51, 52의 포트부 P1, P2는 수지 케이스 7에 배치된 입출력 단자 71, 72 및 정합 커패시터(matching capacitor) Co에 접속된다. 중심도체 53의 포트부 P3는 정합 커패시터 Co 및 종단저항(terminal resistor) R에 접속된다. 각 커패시터 Co의 한쪽 말단과 종단저항 R의 한쪽 말단은 접지단자 73에 접속된다.

영구자석 3과 자성 조립체 5와의 사이에 스페이서 부재 4가 배치된다. 상부 요크 2가 하부 요크 8에 삽입된 상태에서, 스페이서 부재 4는 자성 조립체 5와 수지 케이스 7을 하부 요크 8에 압박, 고정시키며, 정합 커패시터 Co와 종단저항 R을 수지 케이스 7에 압박, 고정시킨다. 또한, 스페이서 부재 4는 중심도체 51~53의 포트부 P1~P3를, 모두 수지 케이스 7에 배치된 정합 커패시터 Co, 종단저항 R 및 입출력 단자 71, 72에 압박, 고정시킨다. 환언하면, 스페이서 부재 4는 비가역 회로 소자의 내부 갭(gap)을 채우며, 자성 조립체 5, 정합 커패시터 Co 및 종단저항 R 등의 비가역 회로 소자의 내부에 배치된 구성부품들을 안정하게 유지, 고정시키는데 사용된다.

도 10은 이런 아이솔레이터의 등가회로도이다. 도 10에서 보는 바와 같이, 종래의 아이솔레이터에서는, 중심도체 51, 52, 53의 선단측의 포트 P1, P2, P3가 정합 회로(matching circuits)로서 작용하는 정합 커패시터 Co에 접속되고, 포트 P3는 종단저항 R에 접속된다. 각 인덕턴스(inductance) L은 페라이트 54와 중심도체 51, 52, 53에 의해 형성되는 등가적인 인덕턴스에 해당된다.

도 22는 종래의 다른 아이솔레이터를 보여준다. 이 아이솔레이터는 주로 상부 요크 2와 하부 요크 8로 구성된 폐자로 내에, 영구자석 3; 페라이트 54에 3개의 중심도체 51, 52, 53가 서로 교차하도록 배치된 자성 조립체 5; 및 수지 케이스 7을 포함한다. 하부 요크의 하부면에는, 입출력 전극 91, 92 및 접지전극 93이 형성된 단자기판 9가 배치된다. 중심도체 51, 52의 포트부 P1, P2는 수지 케이스 7에 배치된 입출력 단자 71, 72 및 정합 커패시터 Co에 접속된다. 중심도체 53의 포트부 P3는 정합 커패시터 Co 및 종단저항 R에 접속된다. 각 커패시터 Co의 한쪽 말단과 종단저항 R의 한쪽 말단은 접지단자 73에 접속된다. 입출력 접속단자 71, 72 및접지단자 73은 입출력 전극 91, 92 및 접지전극 93에 각각 접속된다.

단자기판 9는, 신호 입출력부의 형상과 위치들을 변경함으로써 아이솔레이터의 신호 입출력부를 설계하는 데에 있어서의 자유도를 증가시키며, 아이솔레이터가 실장될 실장기판에의 안정하고 확실한 접속을 보장한다. 입출력 전극 91, 92 및 접지전극 93은 단자기판 9의 양주면에 형성된다. 양주면에 형성된 각 쌍의 전극들은 관통홀이나 단면전극(end-face electrode)에 의해 접속된다.

도 23은 이런 아이솔레이터의 등가회로도이다. 도 23에서 보는 바와 같이, 종래의 아이솔레이터에서는, 중심도체 51, 52, 53의 선단측의 포트 P1, P2, P3가 정합 회로로서 작용하는 정합 커패시터 Co에 접속되고, 포트 P3는 종단저항 R에 접속된다. 각 인덕턴스 L은 페라이트 54와 중심도체 51, 52, 53에 의해 형성되는 등가적인 인덕턴스에 해당된다.

이런 아이솔레이터는 휴대 전화, 자동차 전화 등의 이동 통신기기에서 안테나 공용회로(antenna sharing circuit)의 송수신 회로부에 사용된다. 아이솔레이터는, 표면에 입출력 전송선로와 접지전극이 형성되고, 이면의 거의 전면에 접지전극이 형성되어 있는 실장 기판에 표면실장된다.

이러한 통신기기에 조립되는 증폭기(amplifier)는 일반적으로 비선형성(nonlinear)이며, 불필요한 복사(輻射), 즉 스퓨리어스 신호(spurious signals)(기본파의 정수배, 특히 2배 조화파 및 3배 조화파)를 발생시키게 된다. 이 불필요한 복사는 혼신(混信)이나 다른 통신기기의 전력 증폭부에 이상 동작을일으킬 수 있기 때문에, 규격에 따라 일정 수준으로 복사를 억제하는 것이 필요하다.

또한, 아이솔레이터는 그의 전송방향 특성(transmission-direction characteristics)에 의해 대역-통과 필터(band-pass filter)로서의 기능을 갖는다. 따라서, 통과 대역으로부터 떨어진 주파수 대역에서는 전송방향에서도 감쇠량이 커진다. 그러나, 아이솔레이터는 사용주파수 대역 외측에서 감쇠를 얻기 위한 것이 아니기 때문에, 종래의 아이솔레이터에서는 불필요한 복사의 주파수 대역(특히, 2배 조화파와 3배 조화파)에서는 소정의 감쇠량을 얻을 수 없다. 따라서, 종래의 통신기기에서는 불필요한 복사를 감쇠시키기 위하여 별도의 필터를 사용하고 있다.

환언하면, 종래의 아이솔레이터를 사용하는 경우에는, 상술한 바와 같이 불필요한 복사를 감쇠시키기 위한 필터가 필요하며, 부품 비용이 필터의 비용만큼 증가하게 되고, 소형화 및 저가격화를 도모할 수 없다.

따라서, 본 발명의 목적은 사용주파수 대역 외측에서의 감쇠량을 증가시켜 불필요한 복사를 큰폭으로 감소시킬 수 있으며, 통신기기에 사용되는 경우 통신기기를 소형화 및 저가격화시킬 수 있는 비가역 회로 소자를 제공하는 것이다.

도 1은 본 발명의 첫 번째 구현예에 따른 아이솔레이터의 분해 사시도이다.

도 2는 본 발명의 첫 번째 구현예에 따른 아이솔레이터의 평면도이다.

도 3은 본 발명의 첫 번째 구현예에 따른 스페이서 부재(spacer member)의 사시도이다.

도 4는 본 발명의 첫 번째 구현예에 따른 아이솔레이터의 등가회로도이다.

도 5는 본 발명의 첫 번째 구현예에 따른 아이솔레이터가 실장된 상태를 보여주는 사시도이다.

도 6은 본 발명의 첫 번째 구현예에 따른 아이솔레이터가 기판위에 실장되어 있는 시스템의 등가회로도이다.

도 7은 본 발명의 첫 번째 구현예에 따른 아이솔레이터가 기판위에 실장되어 있는 시스템의 작용을 설명하기 위한 등가회로도이다.

도 8은 본 발명에 따른 다른 스페이서 부재의 사시도이다.

도 9는 종래의 아이솔레이터의 분해 사시도이다.

도 10은 종래의 아이솔레이터의 등가회로도이다.

도 11은 본 발명의 두 번째 구현예에 따른 아이솔레이터의 분해 사시도이다.

도 12는 본 발명의 두 번째 구현예에 따른 아이솔레이터의 평면도이다.

도 13a는 본 발명의 두 번째 구현예에 따른 단자기판(terminal board)의 상면도이고, 도 13b는 단자기판의 저면도이다.

도 14는 본 발명의 두 번째 구현예에 따른 아이솔레이터의 등가회로도이다.

도 15는 본 발명의 두 번째 구현예에 따른 아이솔레이터가 실장된 상태를 보여주는 사시도이다.

도 16은 본 발명의 두 번째 구현예에 따른 아이솔레이터가 기판위에 실장되어 있는 시스템의 등가회로도이다.

도 17은 본 발명의 두 번째 구현예에 따른 아이솔레이터가 기판위에 실장되어 있는 시스템의 작용을 설명하기 위한 등가회로도이다.

도 18은 본 발명의 세 번째 구현예에 따른 아이솔레이터의 사시도이다.

도 19a는 본 발명의 세 번째 구현예에 따른 단자기판의 1층-기판의 상면도이고, 도 19b는 1층-기판의 저면도이며, 도 19c는 3층-기판의 저면도이다.

도 20a는 본 발명의 네 번째 구현예에 따른 단자기판의 1층-기판의 상면도이고, 도 20b는 1층-기판의 저면도이며, 도 20c는 3층-기판의 상면도이고, 도 20d는 3층-기판의 저면도이다.

도 21은 종래의 아이솔레이터와 본 발명의 한 구현예에 따른 아이솔레이터의 주파수 특성도이다.

도 22는 종래의 아이솔레이터의 분해 사시도이다.

도 23은 종래의 아이솔레이터의 등가회로도이다.

<도면의 주요 부호에 대한 설명>

2 ... 상부 요크(upper yoke)3 ... 영구자석

4 ... 스페이서 부재41, 42 ... 접속전극

5 ... 자성 조립체51~53 ... 중심도체

54 ... 페라이트7 ... 수지 케이스

71, 72 ... 입출력 단자73 ... 접지단자

8 ... 하부 요크9 ... 단자기판(terminal board)

91, 92 ... 입출력 전극91a, 92a ... 접속전극

93 ... 접지전극95 ... 단면전극

96 ... 관통홀10 ... 실장기판(mounting board)

11, 12 ... 입출력 전송선로(transmission lines)

11a, 12a ... 납땜 영역13 ... 접지전극

P1~P3 ... 포트부(port section)

R ... 종단저항(terminating resistor)

Lf ... 인덕터(inductor), 또는 그의 값(인덕턴스)

C1~C3 ... 정합 커패시터, 또는 그의 값(정합용량)

Cf ... 커패시터, 또는 그의 값(용량)

Co ... 정합 커패시터, 또는 그의 값(정합용량)

Cp ... 전극분포 커패시터, 또는 그의 값(전극분포용량)

상기한 목적은, 본 발명의 일측면에 따르면, 직류 자계가 인가되는 자성체와; 전기한 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체; 및 전기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터를 포함하는 비가역 회로 소자로서,

전기한 비가역 회로 소자의 한 구성부재에 적어도 1개의 인덕터가 형성되고, 전기한 인덕터가 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자전극과의 사이에 접속되는 것을 특징으로 하는 비가역 회로 소자를 제공함으로써 달성된다.

또한, 상기한 목적은, 본 발명의 다른 측면에 따르면, 직류 자계가 인가되는 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체와; 전기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및 전기한 자성 조립체와 정합 커패시터 등의 구성부품을 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

전기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고, 전기한 인덕터가 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되는 것을 특징으로 하는 비가역 회로 소자를 제공함으로써 달성된다.

또한, 상기한 목적은, 본 발명의 또다른 측면에 따르면, 직류 자계가 인가되는 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체와; 전기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및 전기한 자성 조립체와 정합 커패시터 등의 구성부품을 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

전기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고, 전기한 인덕터가 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되며,

전기한 인덕터, 전기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터(low-pass filter)가 형성되는 것을 특징으로 하는 비가역 회로 소자를 제공함으로써 달성된다.

또한, 상기한 목적은, 본 발명의 또다른 측면에 따르면, 요크 내에 영구자석을 배치하여 구성되는 자기회로 내에, 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체와; 전기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 전기한 자성 조립체와 정합 커패시터를 수납하고, 입출력 단자와 접지단자를 구비한 수지 케이스; 및 전기한 자성 조립체, 전기한 정합 커패시터 및 전기한 수지 케이스를 전기적, 기계적으로 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

전기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고, 전기한 인덕터가 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되며,

전기한 인덕터, 전기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터가 형성되는 것을 특징으로 하는 비가역 회로 소자를 제공함으로써 달성된다.

상술한 비가역 회로 소자에 있어서, 전기한 인덕터는 스페이서 부재의 표면 또는 내부에 형성된 전극 패턴으로 형성될 수 있다.

또한, 상기한 목적은, 본 발명의 또다른 측면에 따르면, 직류 자계가 인가되는 자성체와; 전기한 자성체에 서로 교차되도록 배치되는 복수개의 중심도체들; 전기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및 입출력 전극들과 접지전극이 형성되어 있는 단자기판을 포함하는 비가역 회로 소자로서,

전기한 단자기판에 적어도 1개의 인덕터가 형성되고, 전기한 인덕터가 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자 전극과의 사이에 전기적으로 접속되는 것을 특징으로 하는 비가역 회로 소자를 제공함으로써 달성된다.

상술한 비가역 회로 소자에 있어서, 전기한 인덕터, 전기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터가 형성될 수 있다.

또한, 상술한 비가역 회로 소자에 있어서, 전기한 인덕터는 단자기판의 표면 또는 내부에 형성된 전극 패턴으로 형성될 수 있다.

상술한 비가역 회로 소자에 있어서, 전기한 단자기판에, 전기한 인덕터의 입출력 전극측에 전기적으로 접속되는 커패시터 전극이 형성되고, 이 커패시터 전극에 의해 전기한 인덕터의 입출력 전극측과 접지와의 사이에 커패시터가 형성될 수 있다.

이러한 구성에 의하면, 저역통과 필터가 비가역 회로 소자의 구성부재인, 스페이서 부재 또는 단자기판에 형성된 인덕터와, 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터 등의 외부 커패시터로 형성되기 때문에, 사용주파수 대역 외측에서의 감쇠량을 큰 폭으로 개선할 수 있다.

저역통과 필터를 구성하는 인덕터와 커패시터가, 외형 치수를 변화시키지 않고 비가역 회로 소자에 내장될 수 있고, 이 인덕터와 커패시터, 및 비가역 회로 소자가 실장되는 실장기판 위에 형성된 전극분포 커패시터 등의 외부 커패시터로 저역통과 필터를 구성할 수 있기 때문에, 본 발명에 따른 비가역 회로 소자는, 불필요한 복사를 방지하기 위하여 종래에는 필요로 했던 별도의 필터를 사용하지 않고도 불필요한 복사를 큰폭으로 감소시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 구현예들을 설명한다.

도 1 내지 도 4는 본 발명의 첫 번째 구현예에 따른 아이솔레이터의 구조를 보여준다. 도 1은 아이솔레이터의 분해 사시도이고; 도 2는 스페이서 부재와, 영구자석 및 상부 요크가 제거된 상태에서의 아이솔레이터의 평면도이며; 도 3은 스페이서 부재의 사시도이고; 도 4는 아이솔레이터의 등가회로도이다. 도 1 및 도 2에 나타낸 정합 커패시터 및 인덕터 전극들은 도 4에 나타낸 정합 커패시터 및 인덕터들과 동일한 것이며, 동일한 참고번호를 사용하였다.

도 1 내지 도 3에서 보는 바와 같이, 본 구현예의 아이솔레이터에서는, 자성체 금속으로 구성된 박스형상의 상부 요크 2의 내부에 영구자석 3이 배치되고, 여기에 자성체 금속으로 구성된 대략 U-자 형상의 하부 요크 8이 장착되어 폐자로(magnetic closed circuit)를 형성한다. 하부 요크 8의 저면 8a 상에 수지케이스 7이 배치되며, 수지 케이스 7은 자성 조립체 5, 정합 커패시터 C1∼C3 및 종단저항 R을 포함한다. 영구자석 3과 자성 조립체 5와의 사이에 사각판상의 스페이서 부재 4가 배치되고, 영구자석 3은 자성 조립체 5에 직류 자계를 인가한다.

스페이서 부재 4는 글래스-에폭시(glass-epoxy)계, 플라스틱계 또는 테프론(Teflon)계의 인쇄회로기판, 또는 액정-폴리머 등의 수지판에 도금 전극(plating electrode)이 형성되거나 금속판이 인서트성형(insert-molding)된 것으로 형성된다. 스페이서 부재는 아이솔레이터의 내부의 갭을 채우고, 탄성(spring characteristic)을 갖고 있기 때문에, 아이솔레이터의 내부에 배치된 구성부품들은 안정하게 유지, 고정된다. 도 3에서 확대하여 나타낸 바와 같이, 한쪽 주면(도면에서 상부면)에는 헤어핀 형상의 전극 패턴으로 된 2개의 인덕터 전극들 Lf가 형성되고, 다른쪽 주면(도면에서 하부면)에는 각 인덕터 전극 Lf의 양단부와 대응하는 위치에 접속전극들 41, 42가 형성된다. 각 인덕터 전극 Lf의 양단부는 관통홀에 의해 접속전극 41, 42에 전기적으로 접속된다.

자성 조립체 5에는, 원판상의 페라이트(ferrite) 54의 하부면에 얇은 금속판으로 된 3개의 중심도체 51~53의 접지부가 접해 있고, 3개의 중심도체 51~53은 절연성 시트(도시하지 않았음)를 통하여 페라이트 54의 상부면에 서로 120°로 교차되도록 굴곡되어 배치된다. 중심도체 51~53의 선단측의 포트부 P1~P3는 외부로 돌출되어 있다.

수지 케이스 7은 전기절연성 부재로 구성된다. 장방형의 측벽 7a와 저벽(bottom wall) 7b가 일체적으로 형성되고, 입출력 단자 71, 72 및 접지단자 73의 일부가 수지내에 배설된다. 저벽 7b의 거의 중앙부에 홀 7c가 형성되고, 홀 7c의 외주부에는 소정의 위치에 정합 커패시터 C1~C3 및 종단저항 R을 수납하기 위한 오목부(凹부)가 형성된다. 입출력 단자 71, 72는 수지 케이스 7의 일측의 양쪽 모서리에 각각 배치되어, 각 단자의 한쪽 말단이 저벽 7b의 상부면을 통하여 노출되고, 다른쪽 말단은 저벽 7b의 하부면과 측벽 7a의 외부면을 통하여 노출된다. 접지단자 73은 수지 케이스 7의 다른측에 배치되어, 각 단자의 한쪽 말단이 저벽 7b의 커패시터 C1~C3 및 종단저항 R이 배치된 오목부의 내부면을 통하여 노출되고, 다른쪽 말단은 저벽 7b의 하부면과 측벽 7a의 외부면을 통하여 노출된다.

홀 7c의 외주부에 형성된 오목부에는, 정합용 칩 커패시터 C1~C3와, 칩 종단저항 R이 배치된다. 홀 7c에는 자성 조립체 5가 삽입되어 배치되고, 스페이서 부재 4는 자성 조립체 5의 상부면 전체를 덮도록 배치된다.

자성 조립체 5의 하부면에 배치된 중심도체 51~53의 접지부들은 하부 요크 8의 저면 8a에 접속된다. 각 커패시터 C1~C3의 하부 전극 및 종단저항 R의 한쪽 말단 전극은 접지단자 73에 접속된다. 각 커패시터 C1~C3의 상부 전극은 중심도체들 51~53의 포트부 P1~P3에 접속되고, 종단저항 R의 다른쪽 말단은 포트부 P3에 접속된다.

접속전극들 41은 스페이서 부재 4의 하부면에 형성되어 인덕터 전극 Lf의 한쪽 말단에 전기적으로 접속되며, 중심도체 51, 52의 포트부 P1, P2에 접속된다. 접속전극들 42는 인덕터 전극 Lf의 다른쪽 말단에 전기적으로 접속되며, 입출력 단자 71, 72의 저벽 7b의 상부면을 통하여 노출된 부분에 각각 접속된다.

상부 요크 2가 하부 요크 8에 삽입된 상태에서, 스페이서 부재 4는 영구자석 3을 통하여 자성 조립체 5와 수지 케이스 7을 하부 요크 8에 압박, 고정시키며, 정합 커패시터 C1~C3 및 종단저항 R을 수지 케이스 7의 오목부에 압박, 고정시킨다. 또한, 스페이서 부재 4는 중심도체 51~53의 포트부 P1~P3를 정합 커패시터 C1~C3 및 종단저항 R에 압박, 고정시킨다.

상술한 바와 같이, 중심도체 51, 52의 포트부 P1, P2는 스페이서 부재 4에 형성된 인덕터 전극 Lf를 통하여 입출력 단자 71, 72에 접속된다. 도 4의 등가회로도에서 보는 바와 같이, 본 구현예의 아이솔레이터에서는, 중심도체 51~53의 포트부 P1~P3는 정합 커패시터 C1~C3에 접속되고, 포트부 P3는 종단저항 R에 접속되며, 인덕터 Lf는 포트부 P1, P2와 입출력 단자 71, 72와의 사이에 접속된다.

이런 아이솔레이터는, 도 5에서 보는 바와 같이, 표면에 입출력 전송선로 11, 12 및 접지전극 13이 형성되고, 이면의 거의 전면에 접지전극이 형성되어 있는 실장 기판 10에 표면실장된다. 구체적으로는, 아이솔레이터의 입출력 단자 71, 72는 전송선로 11, 12의 납땜 영역(soldering land) 11a, 12a에 납땜된다. 접지단자 73은 접지전극 13에 납땜된다. 아이솔레이터의 입출력 단자 71, 72가 납땜되어 있는 납땜 영역 11a, 12a는 충분한 실장강도(납땜 강도)를 얻기 위하여 전송선로의 다른 부위보다 넓게 형성된다. 납땜 영역 11a, 12a와, 이면에 형성된 접지전극과의 사이에는 각각 전극분포 커패시터 Cp가 필연적으로 발생한다.

이하, 본 구현예에 따른 아이솔레이터의 작용을 설명한다. 도 6 및 도 7은 본 구현예에 따른 아이솔레이터가 실장기판 10에 실장된 상태에서의 등가회로도이다. 도 7은 실장상태에서의 아이솔레이터의 작용원리를 설명하기 위한 등가회로도이다.

도 6에서 보는 바와 같이, 아이솔레이터가 실장기판 10에 실장된 상태(도 5 참조)에서는, 실장기판 10의 전송선로 11, 12의 납땜 영역 11a, 12a에서 기생적으로 발생되는 전극분포 커패시터 Cp는 아이솔레이터의 신호 입출력 단자 71, 72에 접속된다. 도 7에서 보는 바와 같이, 아이솔레이터의 신호 입출력부(포트 P1, P2)에는, 인덕터 Lf, 정합 커패시터 C1, C2의 일부분인 커패시터 Cf 및 외부 커패시터인 실장기판 10의 전극분포 커패시터 Cp로 이루어진 π-형 저역통과 필터 LPF가 형성된다.

본 구현예의 아이솔레이터의 정합 커패시터 C1, C2는 병렬 커패시터인, 아이솔레이터의 정합 회로로서 작용하는 정합 커패시터 Co와 π-형 저역통과 필터 LPF를 구성하는 커패시터 Cf로 구성된다. 즉, 본 구현예의 아이솔레이터의 정합 커패시터 C1, C2는 종래의 아이솔레이터의 정합용량 Co에 용량 Cf를 부가하여 얻어지는 용량을 갖도록 설정된다. 예를 들면, 1.5GHz 대역에서는, 용량 Co는 대략 5pF로 설정되고, 용량 Cf는 대략 2pF로 설정된다. 900MHz 대역에서는, 용량 Co는 대략 10pF로 설정되고, 용량 Cf는 대략 3pF로 설정된다. 인덕턴스 Lf는 대략 2∼3nH로 설정된다.

용량 Cf는 통상 아이솔레이터의 입출력 임피던스(통상 50Ω)가 변화하지 않도록 하기 위하여, 전극분포 커패시터 Cp의 용량과 동일한 값으로 설정된다. 용량 Cf가 전극분포용량 Cp와 다른 값으로 설정되는 경우, 아이솔레이터의 입출력 임피던스는 변화한다.

인덕턴스 Lf는 스페이서 부재 4에 형성된 인덕터 전극 Lf의 전극 패턴의 폭과 형상을 변화시킴으로써 소정의 값으로 설정될 수 있다.

용량 Cf, 전극분포용량 Cp 및 인덕턴스 Lf는 실장기판의 두께, 사용주파수 대역, 전기적 특성 및 실장강도에 따라서 적절히 설정된다.

스페이서 부재 4와 인덕터 전극 Lf의 형상은 상기한 구현예에만 한정되는 것이 아니다. 인덕터 전극 Lf의 형상은 도 8에 나타낸 나선형 패턴일 수도 있다. 스페이서 부재 4의 형상은 평판상의 형상에만 한정되지 않는다. 그것은 구성부품을 보다 안정하고 확실하게 압박, 고정하기 위하여, 요철(凹凸)부 또는 홀(hole)을 갖는 판상일 수도 있다. 또, 스페이서 부재 4를 다층으로 구성하고, 스페이서 부재의 내부에 인덕터 전극 Lf를 형성할 수도 있다.

도 11 내지 도 14는 본 발명의 두 번째 구현예에 따른 아이솔레이터의 구조를 보여준다. 도 11은 아이솔레이터의 분해 사시도이고; 도 12는 영구자석과 상부 요크 및 단자기판이 제거된 상태에서의 아이솔레이터의 평면도이며; 도 13a는 단자기판의 상면도이고; 도 13b는 단자기판의 저면도이며; 도 14는 아이솔레이터의 등가회로도이다. 도 11 및 도 12에 나타낸 정합 커패시터 및 인덕터 전극들은 도 14에 나타낸 정합 커패시터 및 인덕터들과 동일한 것이며, 동일한 참고번호를 사용하였다.

도 11 내지 도 13에서 보는 바와 같이, 본 구현예의 아이솔레이터에서는, 자성체 금속으로 구성된 박스형상의 상부 요크 2의 내부에 영구자석 3이 배치되고,여기에 자성체 금속으로 구성된 대략 U-자 형상의 하부 요크 8이 장착되어 폐자로를 형성한다. 하부 요크 8의 저면 8a 상에 수지 케이스 7이 배치되며, 수지 케이스 7은 자성 조립체 5, 정합 커패시터 C1∼C3 및 종단저항 R을 포함한다. 하부 요크 8의 하부면에 단자기판 9가 배치되고, 영구자석 3은 자성 조립체 5에 직류 자계를 인가한다.

자성 조립체 5에는, 원판상의 페라이트 54의 하부면에 얇은 금속판으로 된 3개의 중심도체 51~53의 접지부가 접해 있고, 3개의 중심도체 51~53은 절연성 시트(도시하지 않았음)를 통하여 페라이트 54의 상부면에 서로 120°로 교차되도록 굴곡되어 배치된다. 중심도체 51~53의 선단측의 포트부 P1~P3는 외부로 돌출되어 있다.

수지 케이스 7은 전기절연성 부재로 구성된다. 장방형의 측벽 7a와 저벽 7b가 일체적으로 형성되고, 소정의 위치에 입출력 단자 71, 72 및 접지단자 73이 배치된다. 저벽 7b의 거의 중앙부에 홀 7c가 형성되고, 홀 7c의 외주부에는 소정의 위치에 정합 커패시터 C1~C3 및 종단저항 R을 수납하기 위한 오목부(凹부)가 형성된다. 입출력 단자 71, 72 및 접지단자 73은, 그들의 중앙부가 수지내에 배설되고, 각 단자의 한쪽 말단이 저벽 7b의 상부면을 통하여 노출되고, 다른쪽 말단이 저벽 7b의 하부면과 측벽 7a의 외부면을 통하여 노출되도록 배치된다.

단자기판 9는, 글래스-에폭시계, 플라스틱계 또는 테프론계의 인쇄회로기판, 액정-폴리머 등의 수지판, 또는 알루미나 등의 세라믹기판으로 형성된다. 도 11 및 도 13a에서 보는 바와 같이, 한쪽 주면(도 11에서 상부면)에는 헤어핀 형상의 전극 패턴으로 된 2개의 인덕터 전극들 Lf, 각 인덕터 전극 Lf의 한쪽 말단에 접속전극91a, 92a, 및 접지전극 93이 형성되고, 도 13b에서 보는 바와 같이, 다른쪽 주면(도 11에서 하부면)에는 입출력 전극 91, 92 및 접지전극 93이 형성된다. 각 인덕터 전극 Lf의 다른쪽 말단은 단면전극(end-face electrodes) 95를 통하여 입출력 전극 91, 92에 접속되며, 상하부면에 형성된 접지전극 93은 단면전극 95와 관통홀 96을 통하여 접속된다.

수지 케이스 7의 홀 7c의 외주부에 형성된 오목부에는, 정합용 칩 커패시터 C1~C3와, 칩 종단저항 R이 배치된다. 또, 홀 7c에는 자성 조립체 5가 삽입되어 배치된다. 자성 조립체 5의 하부면에 배치된 중심도체 51~53의 접지부들은 하부 요크 8의 저면 8a에 접속된다. 각 커패시터 C1~C3의 하부 전극 및 종단저항 R의 한쪽 말단의 전극은 접지단자 73에 접속된다.

각 커패시터 C1~C3의 상부 전극은 중심도체들 51~53의 포트부 P1~P3에 접속되고, 종단저항 R의 다른쪽 말단은 포트부 P3에 접속된다. 입출력측의 중심도체 51, 52의 포트부 P1, P2는 입출력 단자 71, 72의 저벽 7b의 상부면을 통하여 노출된 부분에 각각 접속된다.

또한, 수지 케이스 7의 입출력 단자 71, 72의 다른쪽 말단은 단자기판 9의 접속전극 91a, 92a에 접속되고, 접지단자 73은 접지전극 93에 접속된다.

상술한 바와 같이, 입출력측의 중심도체 51, 52의 포트부 P1, P2는 단자기판 9에 형성된 입출력 단자 71, 72 및 인덕터 전극 Lf를 통하여 입출력 전극 91, 92에 접속된다. 도 14의 등가회로도에서 보는 바와 같이, 본 구현예의 아이솔레이터에서는, 중심도체 51~53의 포트부 P1~P3는 정합 커패시터 C1~C3에 접속되고, 포트부 P3는 종단저항 R에 접속되며, 인덕터 Lf는 포트부 P1, P2와 입출력 전극 91, 92와의 사이에 접속된다.

이런 아이솔레이터는, 도 15에서 보는 바와 같이, 표면에 입출력 전송선로 11, 12 및 접지전극 13이 형성되고, 이면의 거의 전면에 접지전극이 형성되어 있는 실장 기판 10에 표면실장된다. 구체적으로는, 아이솔레이터의 입출력 전극 91, 92는 전송선로 11, 12의 납땜 영역 11a, 12a에 납땜된다. 아이솔레이터의 접지전극 93은 실장기판 10 위의 접지 전극 13에 납땜된다. 아이솔레이터의 입출력 전극 91, 92가 납땜되어 있는 납땜 영역 11a, 12a는 충분한 실장강도(납땜 강도)를 얻기 위하여 전송선로의 다른 부위보다 넓게 형성된다. 납땜 영역 11a, 12a와, 이면에 형성된 접지전극과의 사이에는 각각 전극분포 커패시터 Cp가 필연적으로 발생한다.

이하, 본 구현예에 따른 아이솔레이터의 작용을 설명한다. 도 16 및 도 17은 본 구현예에 따른 아이솔레이터가 실장기판 10에 실장된 상태에서의 등가회로도이다. 도 17은 실장상태에서의 아이솔레이터의 작용원리를 설명하기 위한 등가회로도이다.

도 16에서 보는 바와 같이, 아이솔레이터가 실장기판 10에 실장된 상태(도 15 참조)에서는, 실장기판 10의 전송선로 11, 12의 납땜 영역 11a, 12a에서 기생적으로 발생되는 전극분포 커패시터 Cp는 아이솔레이터의 입출력 전극 91, 92에 접속된다. 도 17에서 보는 바와 같이, 아이솔레이터의 신호 입출력부(포트 P1, P2)에는, 인덕터 Lf, 정합 커패시터 C1, C2의 일부분인 커패시터 Cf 및 외부 커패시터인 실장기판 10의 전극분포 커패시터 Cp로 이루어진 π-형 저역통과 필터 LPF가 형성된다.

본 구현예의 아이솔레이터의 정합 커패시터 C1, C2는 병렬 커패시터인, 아이솔레이터의 정합 회로로서 작용하는 커패시터 Co와 π-형 저역통과 필터 LPF를 구성하는 커패시터 Cf로 구성된다. 즉, 정합 커패시터 C1, C2는 종래의 아이솔레이터의 정합용량 Co에 용량 Cf를 부가하여 얻어지는 용량을 갖도록 설정된다. 예를 들면, 1.5GHz 대역에서는, 용량 Co는 대략 5pF로 설정되고, 용량 Cf는 대략 2pF로 설정된다. 900MHz 대역에서는, 용량 Co는 대략 10pF로 설정되고, 용량 Cf는 대략 3pF로 설정된다. 인덕턴스 Lf는 대략 2∼3nH로 설정된다.

용량 Cf는 통상 아이솔레이터의 입출력 임피던스(통상 50Ω)가 변화하지 않도록 하기 위하여, 전극분포 커패시터 Cp의 용량과 동일한 값으로 설정된다. 아이솔레이터의 입출력 임피던스는 인덕턴스 Lf, 용량 Cf 및 전극분포용량 Cp를 적절히 설정함으로써 변화시킬 수 있다.

인덕터 Lf의 형상은 헤어핀 형상에만 한정되지 않는다. 그것은 루프(loop) 형상일 수도 있다. 인덕턴스 Lf는 인덕터 전극 Lf의 전극 패턴의 폭과 형상을 변화시킴으로써 소정의 값으로 설정될 수 있다.

용량 Cf, 전극분포용량 Cp 및 인덕턴스 Lf는 실장기판의 두께, 사용주파수 대역, 전기적 특성 및 실장강도에 따라서 적절히 설정된다.

도 18 및 도 19는 본 발명의 세 번째 구현예에 따른 단자기판의 구조를 보여준다. 도 18은 다층구조의 단자기판의 사시도이고; 도 19a는 단자기판 9의 1층의 상면도이며; 도 19b는 1층의 저면도이고; 도 19c는 3층의 저면도이다.

본 구현예의 단자기판 9는 3개의 인쇄회로기판 9a, 9b, 9c를 압착시킨 다층구조의 기판이다. 도 18과 도 19a에서 보는 바와 같이, 1층-기판 9a의 상부면에 접속전극 91a, 92a 및 접지전극 93이 형성되고, 1층-기판 9a의 하부면에 대략 U-자 형상의 인덕터 전극 Lf가 형성되며, 3층-기판 9c의 하부면에 입출력 전극 91, 92 및 접지전극 93이 형성된다. 각 인덕터 전극 Lf의 한쪽 말단은 관통홀 96에 의해 접속전극 91a, 92a에 접속되고, 다른쪽 말단은 단면전극 95를 통하여 입출력 전극 91, 92에 접속된다. 접지전극 93은 단면전극 95와 관통홀 96을 통하여 접속된다. 2층-기판 9b는 1층-기판 9a와 3층-기판 9c를 접합시키는데 사용되며, 상부면 또는 하부면 어느쪽에도 전극은 형성되지 않는다.

본 구현예에서, 인덕터 전극 Lf는 다층구조의 기판 9의 내부에 형성된다. 상술한 바와 같이 인덕터 전극 Lf가 기판 9의 내부에 형성되는 경우, 전극들은 보다 다양한 형상을 가질 수 있으며, 인덕터를 설계하는 데에 있어서의 자유도를 증가시킬 수 있다.

도 20은 본 발명의 네 번째 구현예에 따른 단자기판의 구조를 보여준다. 본 구현예의 단자기판 9는 세 번째 구현예에서와 동일하게 3층구조의 기판이다. 도 20a는 단자기판 9의 1층의 상면도이고; 도 20b는 1층의 저면도이며; 도 20c는 3층의 상면도이고; 도 20d는 3층의 저면도이다.

단자기판 9에서 1층-기판 9a의 하부면에는, 도 20b에서 보는 바와 같이, 입출력 전극 91, 92가 접속된 위치에서 인덕터 전극 Lf에 접속되도록 커패시터 전극 Cd가 형성된다. 커패시터 전극 Cd와 1층-기판 9a의 상부면의 접지전극 93과의 사이, 및 커패시터 전극 Cd와 3층-기판 9c의 상부면의 접지전극 93과의 사이에는 커패시터가 형성된다. 이 커패시터들은 π-형 저역통과 필터 LPF의 입출력 전극측의 커패시터의 일부를 구성한다. 아이솔레이터가 실장기판에 실장된 상태에서, 이들 커패시터들은 실장기판의 전극분포 커패시터 Cp에 병렬로 접속된다.

본 구현예의 단자기판 9를 사용하면, π-형 저역통과 필터 LPF의 한쪽 커패시터는 병렬 커패시터인, 실장기판의 전극분포 커패시커 Cp와 커패시터 전극 Cd의 커패시터로 형성되고, 실장기판 위의 납땜 영역의 면적을 감소시킬 수 있다.

본 구현예의 아이솔레이터를 사용함으로써 π-형 저역통과 필터 LPF의 용량을 설정하는데에 있어서의 자유도가 증가하기 때문에, 보다 적절한 저역통과 필터 LPF를 구성할 수 있다. 실장기판의 납땜 영역은 가장 적절한 형상(면적)을 가질 수 있다.

도 21은 종래의 아이솔레이터와 본 구현예에 따른 아이솔레이터를 실장기판에 실장한 상태에서의 주파수 특성을 보여주는 도면이다. 실선은 본 구현예에 따른 아이솔레이터의 특성을 나타낸 것이며, 점선은 종래의 아이솔레이터의 특성을 나타낸 것이다. 도 21에서 보는 바와 같이, 본 구현예에 따른 아이솔레이터를 사용하는 것이, 종래의 아이솔레이터를 사용하는 것에 비하여, 고주파 대역측에서의 감쇠량이 매우 크다.

상술한 바와 같이, 본 구현예들에 따른 아이솔레이터들에서는, 스페이서 부재 4 또는 단자기판 9에 인덕터 Lf가 형성된다. 본 발명의 아이솔레이터가 실장기판 10에 실장되면, 신호 입출력부에는, 인덕터 Lf, 정합 커패시터 C1(또는 C2) 및전극분포 커패시터 Cp로 저역통과 필터 LPF가 형성되고, 도 21에서 보는 바와 같이, 사용주파수 대역 외측에서의 감쇠량이 크게 개선된다.

본 발명에 따른 아이솔레이터에서는, 외형 치수를 변화시키지 않고, 저역통과 필터 LPF를 구성하는 인덕터 Lf와 커패시터 Cf가 내장된다. 실장기판 10에는, 납땜 영역 11a, 12a에 저역통과 필터 LPF를 구성하는 전극분포 커패시터 Cp가 필연적으로 형성된다. 본 발명의 아이솔레이터를 사용하면, 불필요한 복사를 방지하기 위하여 종래에는 필요로 했던 별도의 필터를 사용하지 않고도 불필요한 복사를 큰폭으로 감소시킬 수 있다.

상술한 구현예들에서는, 실장기판의 납땜 영역에 형성된 전극분포 커패시터가 외부 커패시터로서 사용되었지만, 외부 커패시터들이 이들 커패시터들에만 한정되지는 않는다. 칩 커패시터도 사용될 수 있다.

또한, 상술한 구현예들에서는, 스페이서 부재 4 또는 단자기판 9에 2개의 인덕터 전극 Lf가 형성되었지만, 이들 경우에만 한정되지는 않는다. 인덕터 전극 Lf는 신호 입출력측 중의 어느 한쪽에만 형성될 수도 있다.

또, 상술한 구현예들에서는 아이솔레이터를 예로 들어 설명하였지만, 본 발명은, 포트 P3에 종단저항 R을 접속시키지 않고, 포트 P3를 제 3의 입출력부로서 사용하는 서큘레이터에도 적용시킬 수 있다.

또한, 전체의 구조도 도 1 및 도 2, 도 11 및 도 12에 나타낸 구조들에만 한정되지는 않는다. 본 발명은, 저역통과 필터를 구성하는 인덕터를, 비가역 회로 소자의 내부에 배치된 구성부품들을 안정하게 유지, 고정시키기 위한, 스페이서 부재에 형성하는 것을 특징으로 한다. 스페이서 부재 대신에, 단자기판을 사용할 수도 있다. 그외의 구조들은 한정적이지 않다.

본 발명에 의하면, 저역통과 필터가 비가역 회로 소자의 구성부재인, 스페이서 부재 또는 단자기판에 형성된 인덕터와, 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터 등의 외부 커패시터로 형성되기 때문에, 사용주파수 대역 외측에서의 감쇠량을 큰폭으로 개선할 수 있다.

저역통과 필터를 구성하는 인덕터와 커패시터가, 외형 치수를 변화시키지 않고 비가역 회로 소자에 내장될 수 있고, 이 인덕터와 커패시터, 및 비가역 회로 소자가 실장되는 실장기판 위에 형성된 전극분포 커패시터 등의 외부 커패시터로 저역통과 필터를 구성할 수 있기 때문에, 본 발명에 따른 비가역 회로 소자는, 불필요한 복사를 방지하기 위하여 종래에는 필요로 했던 별도의 필터를 사용하지 않고도 불필요한 복사를 큰폭으로 감소시킬 수 있다.

따라서, 본 발명에 의하면 사용주파수 대역 외측에서의 감쇠량을 증가시켜 불필요한 복사를 큰폭으로 감소시킬 수 있으며, 통신기기에 사용되는 경우 통신기기를 소형화 및 저가격화시킬 수 있는 비가역 회로 소자를 제공할 수 있다.

Claims (11)

1. 직류 자계가 인가되는 자성체;

   상기한 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체; 및

   상기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터를 포함하는 비가역 회로 소자로서,

   상기한 비가역 회로 소자의 한 구성부재에 적어도 1개의 인덕터가 형성되고,

   상기한 인덕터가, 상기한 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자전극과의 사이에 접속되는 것을 특징으로 하는 비가역 회로 소자.
2. 직류 자계가 인가되는 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체;

   상기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및

   상기한 자성 조립체와 정합 커패시터 등의 구성부품을 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

   상기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고,

   상기한 인덕터가, 상기한 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되는 것을 특징으로 하는 비가역 회로 소자.
3. 직류 자계가 인가되는 자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체;

   상기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및

   상기한 자성 조립체와 정합 커패시터 등의 구성부품을 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

   상기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고,

   상기한 인덕터가, 상기한 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되며,

   상기한 인덕터, 상기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터(low-pass filter)가 형성되는 것을 특징으로 하는 비가역 회로 소자.
4. 요크 내에 영구자석이 배치되어 있는 자기회로 내의 비가역 회로 소자에 있어서,

   자성체에 복수개의 중심도체들이 서로 교차되도록 배치되어 있는 자성 조립체;

   상기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터;

   상기한 자성 조립체와 정합 커패시터를 수납하고, 입출력 단자와 접지단자를 구비한 수지 케이스; 및

   상기한 자성 조립체, 상기한 정합 커패시터 및 상기한 수지 케이스를 전기적, 기계적으로 안정하게 유지, 고정시키는 스페이서 부재를 포함하는 비가역 회로 소자로서,

   상기한 스페이서 부재에 적어도 1개의 인덕터가 형성되고,

   상기한 인덕터가, 상기한 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자와의 사이에 접속되며,

   상기한 인덕터, 상기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터가 형성되는 것을 특징으로 하는 비가역 회로 소자.
5. 제 2항에 있어서, 상기한 인덕터가 상기한 스페이서 부재의 표면 또는 내부에 형성된 전극 패턴으로 형성되는 것을 특징으로 하는 비가역 회로 소자.
6. 직류 자계가 인가되는 자성체;

   상기한 자성체에 서로 교차되도록 배치되는 복수개의 중심도체들;

   상기한 각 중심도체의 포트부와 접지와의 사이에 접속되는 정합 커패시터; 및

   입출력 전극들과 접지전극이 형성되어 있는 단자기판을 포함하는 비가역 회로 소자로서,

   상기한 단자기판에 적어도 1개의 인덕터가 형성되고,

   상기한 인덕터가, 상기한 중심도체들의 포트부들 중에서 적어도 1개의 포트부와 이 포트부에 대응하는 입출력 단자전극과의 사이에 전기적으로 접속되는 것을 특징으로 하는 비가역 회로 소자.
7. 제 6항에 있어서, 상기한 인덕터, 상기한 정합 커패시터, 및 비가역 회로 소자가 실장되는 실장기판의 입출력 전송선로의 전극분포 커패시터들로 저역통과 필터가 형성되는 것을 특징으로 하는 비가역 회로 소자.
8. 제 6항 또는 제 7항에 있어서, 상기한 인덕터가 상기한 단자기판의 표면 또는 내부에 형성된 전극 패턴으로 형성되는 것을 특징으로 하는 비가역 회로 소자.
9. 제 8항에 있어서, 상기한 단자기판에, 상기한 인덕터의 입출력 전극측에 전기적으로 접속되는 커패시터 전극이 형성되고,

   상기한 커패시터 전극에 의해 상기한 인덕터의 입출력 전극측과 접지와의 사이에 커패시터가 형성되는 것을 특징으로 하는 비가역 회로 소자.
10. 제 3항에 있어서, 상기한 인덕터가 상기한 스페이서 부재의 표면 또는 내부에 형성된 전극 패턴으로 형성되는 것을 특징으로 하는 비가역 회로 소자.
11. 제 4항에 있어서, 상기한 인덕터가 상기한 스페이서 부재의 표면 또는 내부에 형성된 전극 패턴으로 형성되는 것을 특징으로 하는 비가역 회로 소자.

Images