KR100334826B1 - 승압회로장치 - Google Patents

승압회로장치 Download PDF

Info

Publication number
KR100334826B1
KR100334826B1 KR1019990047044A KR19990047044A KR100334826B1 KR 100334826 B1 KR100334826 B1 KR 100334826B1 KR 1019990047044 A KR1019990047044 A KR 1019990047044A KR 19990047044 A KR19990047044 A KR 19990047044A KR 100334826 B1 KR100334826 B1 KR 100334826B1
Authority
KR
South Korea
Prior art keywords
circuit
channel transistor
enable flag
load circuit
voltage
Prior art date
Application number
KR1019990047044A
Other languages
English (en)
Other versions
KR20000035092A (ko
Inventor
미조쿠치마코토
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시가키 코지, 닛뽄덴끼 가부시끼가이샤 filed Critical 니시가키 코지
Publication of KR20000035092A publication Critical patent/KR20000035092A/ko
Application granted granted Critical
Publication of KR100334826B1 publication Critical patent/KR100334826B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/12—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region the resonator having a periodic structure, e.g. in distributed feedback [DFB] lasers
    • H01S5/1225—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region the resonator having a periodic structure, e.g. in distributed feedback [DFB] lasers with a varying coupling constant along the optical axis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/12—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region the resonator having a periodic structure, e.g. in distributed feedback [DFB] lasers
    • H01S5/1231—Grating growth or overgrowth details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은 정지상태의 회로용 승압회로의 자기 소비전류를 삭감한 승압회로장치를 제공하는 것을 목적으로 하며, 이를 위한 수단으로서, 제 1 이네이블 플래그(201)의 활성/비활성과 제 2 이네이블 플래그(202)의 활성/비활성과의 제어를 각각 독립적으로 행하며, 제 1 부하회로(229)가 동작하지 않을 때는 제 1 승압회로 (223)가 제 1 승압전압의 발생을 정지하는 또는 제 2 부하회로(230)가 동작하지 않을 때는 제 2 승압회로(232)가 제 2 승압전압의 발생을 정지하는 구성이다.

Description

승압회로장치{BOOSTER CIRCUITRY}
본 발명은 승압회로장치에 관한 것으로서, 특히, 반도체 집적회로에 내장되는 저 소비전류 승압회로장치에 관한 것이다.
근래, 휴대 전자기기를 중심으로 경량화를 위한 전지 개수의 저감이나 전지 수명의 극대화를 목적으로서 반도체 집적회로에 공급하는 전원전압을 저하시키는 경향이 있다. 그 한편, 일부의 반도체 집접회로에서는 상기의 저하된 전원전압에서는 동작이 불가능하게 되어 있다.
이 때문에, 외부전압을 반도체 내부에서 승압하여, 외부전압으로 동작이 불가능한 회로의 전원으로 하는 승압회로장치가 공지되어 있다(예를 들면, 일본 특허공개 평09-191571호 공보 및 일본 특허공개 평09-073326호 공보).
종래의 승압회로장치에 대하여 도면을 참조하여 설명한다.
종래의 승압회로장치의 일례의 구성도를 도 6에 도시한다.
도 6을 참조하면, 종래의 승압회로장치는 외부 공급전압을 승압하는 승압회로(61)와, 승압회로(61)를 활성/비활성의 선택을 하는 이네이블 플래그(65)와, 승압회로(61)의 출력을 받는 복수의 부하회로(62, 63, 64)를 갖는다.
이 외부전압으로 동작 불가능한 회로가 하나인 경우, 전원으로 되는 승압회로의 출력전류치를 그 부하회로의 소비전류에 맞추어서 설정하면, 승압회로의 자기 소비 전류도 최적의 값으로 할 수가 있다.
그러나, 종래의 승압회로장치는 이와 같은 부하회로가 둘 이상 존재하며, 또한, 그 중 하나 이상이 정지상태를 갖는 경우, 정지상태 회로용 승압회로의 자기 소비 전류가 쓸데없게 되어 버리는 문제점이 있었다. 또한, 저전압 동작이 요구되는 반도체 직접회로는 당연히 저 소비전류도 요구되기 때문에, 위에서 언급한 바와 같은 쓸데 없는 소비전류의 발생을 회피하여야 한다.
본 발명의 목적은 상기 문제점을 감안하여, 이들을 해결하는 승압회로장치를 제공하는 데 있다.
도 1은 본 발명 실시 형태의 승압회로장치의 기본구성의 블록도.
도 2는 본 발명 제 1 실시 형태의 승압회로장치의 블록도.
도 3은 본 발명의 제 2 실시 형태의 승압회로장치의 블록도.
도 4는 본 발명의 제 1 실시 형태의 승압회로장치의 동작을 도시하는 타이밍 차트.
도 5는 본 발명의 제 2 실시 형태의 승압회로장치의 동작을 도시하는 다른 타이밍 차트.
도 6은 종래의 승압회로장치의 블록도.
<도면에 주요부분에 대한 부호의 설명>
1, 2, 3, 201, 202 : 이네이블 플래그
4, 5, 6, 223, 232, 322, 323 : 승압회로
7, 8, 9, 229, 230, 320, 321 : 부하회로
200, 301, 302 : 클록
224, 225, 315, 316, 324, 325 : 단자
226, 317, 326 227 : 전원전압
227, 228, 318, 319, 327, 328 : 콘덴서
본 발명의 승압회로장치는 클록신호 및 제 1 이네이블 플래그가 활성화 되었을 때 제 1 승압전압을 발생하며, 상기 제 1 이네이블 플래그가 비활성일 때 상기 제 1 승압전압을 발생하지 않는 제 1 승압회로와, 상기 제 1 승압전압을 받는 제 1 부하회로와, 상기 클록신호 및 제 2 이네이블 플래그가 활성화하였을 때 제 2 승압전압을 발생하며, 상기 제 2 이네이블 플래그가 비활성일 때 상기 제 2 승압전압을 발생하지 않는 제 2 승압회로와, 상기 제 2 승압전압을 받는 제 2 부하회로를 구비하며, 상기 제 1 이네이블 플래그의 활성/비활성과 상기 제 2 이네이블 플래그의 활성/비활성과의 제어를 각각 독립적으로 하고, 상기 제 1 부하회로가 동작하지 않을 때는 상기 제 1 승압회로가 상기 제 1 승압전압의 발생을 정지하는 또는 상기 제 2 부하회로가 동작하지 않을 때는 상기 제 2 승압회로가 상기 제 2 승압전압의 발생을 정지하는 구성이다.
또한, 본 발명의 승압회로장치는 상기 제 1 승압전압과 상기 제 2 승압전압이 같은 구성으로 할 수도 있고, 상기 제 1 승압전압과 상기 제 2 승압전압을 받는 출력단자를 갖는 구성으로 할 수도 있다.
또한, 본 발명의 승압회로장치는 상기 제 1 승압전압과 상기 제 2 승압전압이 다른 구성으로 할 수도 있고, 상기 제 1 승압전압을 받는 제 1 출력단자와 상기 제 2 승압전압을 받는 상기 제 1 출력단자와는 다른 제 2 출력단자를 갖는 구성으로 할 수도 있다.
또한, 본 발명의 승압회로장치의 상기 제 1 부하회로는 상기 제 1 이네이블 플래그를 받아, 상기 제 1 이네이블 플래그가 활성일 때는 동작을 하고, 비활성일 때는 동작을 하지 않는 구성으로 할 수도 있고, 상기 제 2 부하회로는 상기 제 2 이네이블 플래그를 받아 상기 제 2 이네이블 플래그가 활성일 때는 동작을 하고, 비활성일 때는 동작을 하지 않는 구성으로 할 수도 있다.
즉, 본 발명에 의한 승압회로장치는 복수의 승압회로와, 상기 복수의 승압회로의 출력을 전원으로 하는 부하회로와 상기 복수의 승압회로를 단독으로 동작/정지상태로 컨트롤하는 복수의 이네이블 플래그를 갖는다.
본 발명에 있어서는, 승압회로의 출력을 전원으로 하는 부하회로와 동수의 승압회로와 이네이블 플래그를 준비함으로써, 정지하고 있는 부하회로의 전원을 생성하는 승압회로를 정지시킨다. 이로 인하여, 동작할 필요가 없는 승압회로가 스스로 소비하는 전류(이후, 자기 소비전류)를 저감시키어, 승압회로 전체의 소비전류를 저감시킬 수 있다.
<발명의 실시의 형태>
다음에, 본 발명의 실시 형태에 관하여 도면을 참조하여 설명한다. 본 발명 실시 형태의 승압회로장치의 기본 구성을 도 1에 도시한다.
도 1을 참조하면, 본 발명의 승압회로장치는 복수의 부하회로(7 내지 9)의 각각이 한쌍의 승압회로(4 내지 6)와 이네이블 플래그(1 내지 3)를 갖는다. 그리고, 부하회로(7 내지 9)는 동작상태와 정지상태를 가지며, 그 전환은 어떠한 방법으로 행하여지거나 특별히 한정되지 않는다. 승압회로(4 내지 6)는 이네이블 플래그(1 내지 3)에 의해 동작상태/정지상태를 전환할 수 있다. 또한, 승압회로(4 내지 6)는 각각의 출력에 접속되는 부하회로(7 내지 9)의 전원으로서 동작하고, 그 출력전류 능력은 부하회로(7 내지 9)의 소비전류와 동일하게 되도록 설계한다. 또한, 이네이블 플래그(1 내지 3)는 플래그램에서 재기록이 가능하다.
다음에, 이 승압회로장치의 동작을 설명한다. 부하회로(7 내지 9)가 동작상태일 때는 그 전원을 공급하는 승압회로(4 내지 6)는 이네이블 플래그(1 내지 3)에 의해 동작상태로 설정되어 승압동작을 한다. 이 때 승압회로(4 내지 6)의 자기 소비전류(I1, I2,··· In)를 가지며, 출력전류 (i1, i2, ··· in)를 출력한다. 모든 승압회로에서는,
자기 소비전류(I)는 I=I1+I2+··· +In이 되고,
출력전류(i)는 i=i1+i2+··· +in이 된다.
다음에, 부하회로(7)가 정지상태에서 이행하였을 때, 승압회로(4)는 승압동작을 할 필요가 없다. 이 때문에, 플래그램에 의해 이네이블 플래그(1)를 재기록하고 승압회로(4)를 정지시킨다. 이 때 모든 승압회로에서는,
자기 소비전류(I)는 I=I2+··· +In
출력전류(i)는 i=i2+··· +in
이 되고, 자기 소비전류의 저감이 실현된다.
보다 구체적으로 본 발명의 실시의 형태를 설명한다. 본 발명의 제 1 실시 형태의 승압회로장치를 도 2에 도시한다.
도 2를 참조하면, 본 발명의 제 1 실시 형태의 승압회로장치는 클록(200)과 이네이블 플래그(201)를 받는 승압회로(223)와, 클록(200)과 이네이블 플래그(202)를 받는 승압회로(232)와, 승압회로(223)로부터 전원(226)의 공급을 받는 부하회로(229)와 승압회로(232)로부터 전원(226)의 공급을 받는 부하회로(230)를 갖는다.
즉, 부하회로(229) 및 부하회로(230)는 승압회로(223)와 승압회로(232)의 출력(VDD2(226))을 전원으로 한다. 출력(VDD2)은 안정화용 콘덴서(228)의 한쪽에 접속되고, 콘덴서(228)의 다른쪽은 GND에 접속된다. 클록(200)은 인버터(203), NAND(208), 인버터(205) 및 NAND(212)의 입력에 각각 접속된다.
인버터(203)의 출력은 NAND(207), NAND(209), NOR(210)의 입력에 접속된다. 이네이블 플래그(201)의 출력은 NAND(207), NAND(208), NAND(209), 인버터(204)의 각 입력에 접속되고, 인버터(204)의 출력은 NOR(210)의 입력에 접속된다.
NAND(207)의 출력은 P채널 트랜지스터(215)의 게이트에, NAND(208)의 출력은 P채널 트랜지스터(216)의 게이트에, NAND(209)의 출력은 P채널 트랜지스터(217)의 게이트에, NOR(210)의 출력은 N채널 트랜지스터(218)의 게이트에 각각 접속된다.
N채널 트랜지스터(218)의 소스는 GND에 접속된다. N채널 트랜지스터(218)의 드레인과 P채널 트랜지스터(217)의 드레인은 접속되고, 동시에 단자(225)에 접속된다.
P채널 트랜지스터(217)의 소스와 P채널 트랜지스터(216)의 소스는 접속되고, 동시에 VDD1(전원)에 접속된다. P채널 트랜지스터(216)의 드레인은 P채널 트랜지스터(215)의 드레인과 접속되고, 동시에 단자(224)에 접속된다. P채널 트랜지스터(215)의 소스는 VDD2에 접속된다. 승압용 콘덴서(227)는 단자(225)와 단자(224)에 접속된다.
인버터(205)의 출력은 NAND(211), NAND(213), NOR(214)의 입력에 접속된다. 이네이블 플래그(202)의 출력은 NAND(211), NAND(212). NAND(213), 인버터(206)의 입력에 접속되고, 인버터(206)의 출력은 NOR(214)의 입력에 접속된다.
NAND(211)의 출력은 P채널 트랜지스터(219)의 게이트에 NAND(212)의 출력은 P채널 트랜지스터(220)의 게이트에, NAND(213)의 출력은 P채널 트랜지스터(221)의 게이트에, NOR(214)의 출력은 N채널 트랜지스터(231)의 게이트에 각각 접속된다.
N채널 트랜지스터(231)의 소스는 GND에 접속된다. N채널 트랜지스터(231)의 드레인과 P채널 트랜지스터(221)의 드레인은 접속되고, 동시에 단자(225)에 접속된다.
P채널 트랜지스터(221)의 소스와 P채널 트랜지스터(220)의 소스는 접속되고, 동시에 VDD1에 접속된다. P채널 트랜지스터(220)의 드레인은 P채널 트랜지스터 (219)의 드레인과 접속되고, 동시에 단자(224)에 접속된다.
P채널 트랜지스터(219)의 소스는 VDD2에 접속된다. 승압회로(223)는 부하회로(229)의 전원으로서, 승압회로(232)는 부하회로(230)의 전원으로서 최적의 전류 능력으로 설정되어 있는 것으로 한다.
다음에, 제 1 실시 형태의 동작을 도 4의 타이밍 차트를 참조하여 설명한다.
우선, 부하회로(229) 및 부하회로(230)가 동작상태인 경우를 설명한다. 부하회로(229) 및 부하회로(230)의 전원전압/전류를 공급할 필요가 있기 때문에, 이네이블 플래그(201) 및 이네이블 플래그(202)에, 플래그램에 의해 High를 설정한다 (도 4의 기간(T21)).
이 때 승압회로(223)는 이네이블 플래그(201)가 High이기 때문에, NAND(207), NAND(208), NAND(209), NOR(210)가 이네이블상태에 있고, 클록(200)을 전반(傳搬)한다. 클록(200)이 High일 때, P채널 트랜지스터(216)와 N채널 트랜지스터(218)가 ON, P채널 트랜지스터(215)와 P채널 트랜지스터(217)가 OFF하고, 단자(224)는 전원(VDD1), 단자(225)는 GND에 접속된다.
이 결과, 콘덴서(227)에 VDD1의 전압이 충전된다. 클록(200)이 Low일 때, P채널 트랜지스터(216)와 N채널 트랜지스터(218)가 OFF, P채널 트랜지스터(215)와 P채널 트랜지스터(217)가 ON하여, 단자(224)는 VDD2, 단자(225)는 VDD1에 접속된다.
이 결과, 단자(224)의 전위는 단자(225)의 전위인 VDD1와 콘덴서(227)에 충전되어 있는 VDD1의 전압의 합이 되어, 2배의 VDD1로 된다. 단자(224)는 P채널 트랜지스터(215)를 개재하여 VDD2에 접속되어 있고, 결과로서 VDD2에 2배의 VDD1의 전압이 출력된다.
승압회로(232)에 있어서도 마찬가지로 동작한다. 이 때의 승압회로(223) 및 승압회로(232)의 자기 소비전류를 I1 및 I2, 출력전류를 i1 및 i2로 하면, 승압회로(223)와 승압회로(232)를 합친 자기 소비전류는 'I1 + I2', 출력전류는 'i1 + i2'가 된다.
다음에, 부하회로(229)가 동작상태, 부하회로(230)가 정지상태인 경우를 설명한다.
부하회로(229)의 전원전압/전류만을 공급하면 되기 때문에, 이네이블 플래그(201)에 High, 이네이블 플래그(202)에 Low를 설정한다 (도 4의 기간(T22)).
이 때, 승압회로(223)는 이네이블 플래그(201)가 High이기 때문에, 기간(T21)과 마찬가지로 동작한다. 승압회로(232)는 이네이블 플래그(202)가 Low이기 때문에, NAND(211), NAND(212), NAND(213), NOR(214)는 디스에이블상태에 있다.
따라서, P채널 트랜지스터(219), P채널 트랜지스터(220), P채널 트랜지스터(221), N채널 트랜지스터(231)의 게이트가 고정되어, OFF 상태에서 정지한다.
이 때, 승압회로(223)와 승압회로(232)를 합친 자기 소비전류는 승압회로(232)가 정지하고 있기 때문에, 'I1', 출력전류는 'i1'가 된다.
마지막으로, 부하회로(229)가 정지상태, 부하회로(230)가 동작상태인 경우를 설명한다.
부하회로(229)의 전원전압/전류만 공급하면 되기 때문에, 이네이블 플래그(201)에 LOw, 이네이블 플래그(202)에 High를 설정한다 (도 4의 기간(T23)).
이 때에, 승압회로(223)는 이네이블 플래그(201)가 Low이기 때문에, NAND(207), NAND(208), NAND(209) 및 NOR(210)는 디스에이블 상태에 있다.
따라서, P채널 트랜지스터(215), P채널 트랜지스터(216), P채널 트랜지스터(217), N채널 트랜지스터(218)의 게이트가 고정되어, OFF 상태에서 정지한다. 승압회로(232)는 이네이블 플래그(202)가 High이기 때문에, 기간(T21)과 같이 동작한다. 이 때의, 승압회로(223)와 승압회로(232)를 합친 자기 소비전류는 승압회로(223)가 정지하고 있기 때문에, 'I2'. 출력전류는 'i2'가 된다.
다음에, 본 발명의 제 2 실시 형태에 관해서 설명한다.
우선, 제 1 실시의 형태와 제 2 실시 형태의 상위점은, 2개의 승압회로의 동작 클록이 다르다는 것, 부하회로 전환 플래그와 연동하여 승압회로의 동작이 전환하는 것, 승압용 단자를 각각 가지고 있는 것의 3 가지이다.
다음에 제 2 실시 형태의 구성을 설명한다.
본 발명의 제 2 실시 형태의 부하회로(320)는 VDD2(317)를 전원으로 하고, 전환 플래그(331)의 출력을 입력으로 한다. 안정화용 콘덴서(319)의 한쪽이 VDD2(317)에, 다른쪽이 GND에 접속된다.
승압용 콘덴서(318)의 한쪽이 단자(316)에, 다른쪽이 단자(315)에 접속된다. 클록1(301)은 AND(303)에 입력된다. AND(303)의 다른쪽의 입력은 전환 플래그(331)의 출력에 접속된다. AND(303)의 출력은 인버터(305)의 입력과 P채널 트랜지스터(307)의 게이트와 P채널 트랜지스터(309)의 게이트와 N채널 트랜지스터(310)의 게이트에 접속된다. 인버터(205)의 출력은 P채널 트랜지스터(308)의 게이트에 접속된다. N채널 트랜지스터(310)의 소스는 GND에 접속된다. N채널 트랜지스터(310)의 드레인과 P채널 트랜지스터(309)의 드레인은 접속되어 동시에 단자(316)에 접속된다. P채널 트랜지스터(309)의 소스와 P채널 트랜지스터(308)의 소스는 접속되고, 동시에 전원(VDD1)에 접속된다. P채널 트랜지스터(308)의 드레인과 P채널 트랜지스터(307)의 드레인은 접속되고, 동시에 단자(315)에 접속된다. P채널 트랜지스터(307)의 소스는 VDD2에 접속된다.
부하회로(321)는 VDD3(326)을 전원으로 하고, 전환 플래그(302)의 출력을 입력으로 한다. 안정화용 콘덴서(328)의 한쪽이 VDD3에, 다른쪽이 GND에 접속된다. 승압용 콘덴서(327)의 한쪽이 단자(325)에, 다른쪽이 단자(324)에 접속된다.
클록 2(302)는 AND(304)에 입력된다. AND(304)의 다른쪽의 입력은 전환 플래그(332)의 출력에 접속된다. AND(304)의 출력은 인버터(306)의 입력과 P채널 트랜지스터(311)의 게이트와 P채널 트랜지스터(313)의 게이트와 N채널 트랜지스터(314)의 게이트에 접속된다. 인버터(306)의 출력은 P채널 트랜지스터(312)의 게이트에 접속된다. N채널 트랜지스터(314)의 소스는 GND에 접속된다. N채널 트랜지스터(314)의 드레인과 P채널 트랜지스터(313)의 드레인은 접속되고, 동시에 단자(325)에 접속된다. P채널 트랜지스터(313)의 소스와 P채널 트랜지스터(312)의 소스는 접속되고, 동시에 VDD1(전원)에 접속된다. P채널 트랜지스터(312)의 드레인과 P채널 트랜지스터(311)의 드레인은 접속되고, 동시에 단자(324)에 접속된다. P채널 트랜지스터(311)의 소스는 VDD3에 접속된다.
승압회로(322) 및 승압회로(323)는 각각 부하회로(320) 및 부하회로(321)의 전원전압/전류를 공급한다. 전환 플래그(301)는 부하회로(320)의 동작/정지상태의 전환과 승압회로(222)의 동작/정지상태의 전환을 동시에 행한다. 전환 플래그(302)는 부하회로(321)의 동작/정지상태의 전환과 승압회로(323)의 동작/정지상태의 전환을 동시에 행한다. 승압회로(322)는 부하회로(320)의 전원으로서, 승압회로(323)는 부하회로(321)의 전원으로서 최적의 전류 능력으로 설정되어 있는 것으로 한다.
다음에, 이 제 2 실시 형태의 동작을 설명한다.
우선, 부하회로(320)와 부하회로(321)가 동작상태일 때(도 5의 기간(T31)), 전환 플래그(331) 및 전환 플래그(332)에는 플래그램에 의해 High가 기록되어 있다. 따라서, AND(303) 및 AND(304)는 이네이블상태에 있고, 클록 1(301) 및 클록 2(302)를 전반한다.
이 결과, 제 1 실시 형태의 승압회로(223) 및 승압회로(232)와 마찬가지로 VDD2(317)및 VDD3(326)에 VDD1의 2배의 전압을 생성하여, 각각, 부하회로(320) 및 부하회로(321)에 공급한다. 이 때, 승압회로(322) 및 승압회로(323)의 자기 소비전류를 I1 및 I2, 출력전류를 i1 및 i2로 하면, 승압회로(322)와 승압회로(323)를 합친 자기 소비전류는 'I1 + I2', 출력전류는 'i1 + i2'가 된다.
계속해서, 부하회로(320)가 동작상태, 부하회로(321)가 정지상태인 경우(도 5의 기간(T32))를 설명한다.
이 때, 플래그램에 의해 전환 플래그(331)에는 High, 전환 플래그(332)에는 Low가 기록되고 있다.
따라서, AND(303)는 이네이블상태, AND(304)는 디스에이블상태가 되며, 승압회로(322)에는 클록 1(301)이 공급되어, 동작상태가 되며, 승압회로(323)는 정지상태가 된다.
이 결과, 동작하고 있는 부하회로(320)에는 전원 VDD2(217)이 공급되며, 정지하고 있는 부하회로(321)에는 전원이 공급되지 않고, 승압회로(323)도 정지상태로 된다. 이 때, 승압회로(322)와 승압회로(323)를 합친 자기 소비전류는 승압회로 (323)가 정지하고 있기 때문에, 'I1', 또한, 출력전류는 'i1'이 된다.
또한, 부하회로(320)가 정지상태, 부하회로(321)가 동작상태인 경우(도 5의 기간(T33))를 설명한다.
이 경우는, 위에서 언급한 「부하회로(320)가 동작상태, 부하회로(321)가 정지상태인 경우」와 같이 생각하면, 승압회로(322)가 정지상태, 승압회로(323)가 동작상태로 되어, VDD3(326)가 부하회로(321)에 공급되지만, VDD2는 부하회로(320)에 대하여 공급되지 않는다. 이 때, 승압회로(322)와 승압회로(323)를 합친 자기 소비전류는 승압회로(322)가 정지하고 있기 때문에, 'I2, 출력전류는 'i2'가 된다.
마지막으로, 부하회로(320) 및 부하회로(321)의 양쪽이 정지하고 있는 경우(도 5의 기간(T34))를 설명한다.
위에서 언급한 「부하회로(320) 동작상태, 부하회로(321) 정지상태」 및 「부하회로(320) 정지상태, 부하회로(321) 동작상태」와 같이 고려하면, 승압회로(322), 승압회로(323)가 함께 정지하고 있고, VDD2 및 VDD3은 각 부하회로에 공급되지 않는다.
이 때, 승압회로(322 및 3232)의 자기 소비전류는 'O', 출력전류도“0'이 된다.
이상과 같이, 제 1 실시의 형태와 마찬가지로, 모든 승압회로의 소비전류는 모든 승압회로의 출력전류에 따른 값이 된다.
이상의 설명과 같이, 본 발명은 제 1 부하회로 및 제 2 부하회로의 동작상태에 따라서 자기 소비전류 및 출력전류는 아래와 같이 된다.
제1 및 제 2 부하회로가 모두 동작상태인 경우
자기 소비전류 = I1+I2, 출력전류 = i1+i2
제 1 부하회로가 동작상태, 제 2 부하회로가 정지상태인 경우
자기 소비전류 = I1, 출력전류 = i1
제 1 부하회로가 정지상태, 제 2 부하회로가 동작상태인 경우
자기 소비전류 = I2, 출력전류 = i2
따라서, 정지상태에 있는 부하회로의 전원을 공급하는 승압회로를 정지시킴으로써, 모든 승압회로의 자기 소비전류가 모든 승압회로의 출력전류치에 따른 값이 되고, 정지상태에 있는 부하회로의 전원을 공급하는 승압회로를 정지시키지 않는 경우에 비교하여, 자기 소비전류를 감소시킬 수 있다.

Claims (7)

  1. 클록신호 및 제 1 이네이블 플래그가 활성화 되었을 때 제 1 승압전압을 발생하며, 상기 제 1 이네이블 플래그가 비활성일 때 상기 제 1 승압전압을 발생하지 않는 제 1 승압회로와, 상기 제 1 승압전압을 받는 제 1 부하회로와, 상기 클록신호 및 제 2 이네이블 플래그가 활성화하였을 때 제 2 승압전압을 발생하고, 상기 제 2 이네이블 플래그가 비활성일 때 상기 제 2 승압전압을 발생하지 않는 제 2 승압회로와, 상기 제 2 승압전압을 받는 제 2 부하회로를 구비하고,
    상기 제 1 이네이블 플래그의 활성/비활성과 상기 제 2 이네이블 플래그의 활성/비활성과의 제어를 각각 독립적으로 행하고,
    상기 제 1 부하회로가 동작하지 않을 때는 상기 제 1 승압회로가 상기 제 1 승압전압의 발생을 정지하는 또는 상기 제 2 부하회로가 동작하지 않을 때는 상기 제 2 승압회로가 상기 제 2 승압전압의 발생을 정지하는 것을 특징으로 하는 승압회로장치.
  2. 제1항에 있어서,
    상기 제 1 승압전압과 상기 제 2 승압전압이 같은 것을 특징으로 하는 승압회로장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제 1 승압전압과 상기 제 2 승압전압을 받는 출력단자를 구비하는 것을 특징으로 하는 승압회로장치.
  4. 제1항에 있어서,
    상기 제 1 승압전압과 상기 제 2 승압전압이 다른 것을 특징으로 하는 승압회로장치.
  5. 제4항에 있어서,
    상기 제 1 승압전압을 받는 제 1 출력단자와 상기 제 2 승압전압을 받는 상기 제 1 출력단자가 다른 제 2 출력단자를 구비하는 것을 특징으로 하는 승압회로장치.
  6. 제4항 또는 제5항에 있어서,
    상기 제 1 부하회로는 상기 제 1 이네이블 플래그를 받아 상기 제 1 이네이블 플래그가 활성일 때에는 동작을 하고, 비활성일 때는 동작을 하지 않는 것을 특징으로 하는 승압회로장치.
  7. 제4항 또는 제5항에 있어서,
    상기 제 2 부하회로는 상기 제 2 이네이블 플래그를 받아 상기 제 2 이네이블 플래그가 활성일 때는 동작을 하고, 비활성일 때는 동작을 하지 않는 것을 특징으로 하는 승압회로장치.
KR1019990047044A 1998-10-29 1999-10-28 승압회로장치 KR100334826B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??10?????3091 1998-10-29
JP30912798A JP3186715B2 (ja) 1998-10-29 1998-10-29 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR20000035092A KR20000035092A (ko) 2000-06-26
KR100334826B1 true KR100334826B1 (ko) 2002-05-02

Family

ID=17989229

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-1999-0046992A KR100390203B1 (ko) 1998-10-29 1999-10-28 반도체 집적회로 장치
KR1019990047044A KR100334826B1 (ko) 1998-10-29 1999-10-28 승압회로장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR10-1999-0046992A KR100390203B1 (ko) 1998-10-29 1999-10-28 반도체 집적회로 장치

Country Status (3)

Country Link
US (1) US6208165B1 (ko)
JP (1) JP3186715B2 (ko)
KR (2) KR100390203B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5266826B2 (ja) 2008-03-25 2013-08-21 日本電気株式会社 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路の設計支援装置
US9053773B2 (en) 2012-12-26 2015-06-09 Qualcomm Incorporated Method and apparatus for clock power saving in multiport latch arrays
KR102333446B1 (ko) * 2015-11-09 2021-11-30 삼성전자주식회사 반도체 장치 및 반도체 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6114734A (ja) * 1984-06-29 1986-01-22 Fujitsu Ltd 半導体集積回路装置及びその製造方法
JPH01251738A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタンダードセル
JPH0369163A (ja) 1989-08-08 1991-03-25 Nec Corp 半導体集積回路装置
JPH04159751A (ja) * 1990-10-23 1992-06-02 Mitsubishi Electric Corp 半導体集積回路装置およびその配線方法
JPH04216668A (ja) * 1990-12-15 1992-08-06 Sharp Corp 半導体集積回路
JP2874518B2 (ja) * 1993-05-25 1999-03-24 日本電気株式会社 半導体装置及びその配線設計方法
JPH09191052A (ja) 1996-01-10 1997-07-22 Toshiba Microelectron Corp 半導体集積回路
JP2944535B2 (ja) 1996-10-02 1999-09-06 日本電気アイシーマイコンシステム株式会社 ゲートアレイ半導体集積回路装置

Also Published As

Publication number Publication date
KR100390203B1 (ko) 2003-07-07
JP2000138289A (ja) 2000-05-16
JP3186715B2 (ja) 2001-07-11
KR20000035092A (ko) 2000-06-26
KR20000029361A (ko) 2000-05-25
US6208165B1 (en) 2001-03-27

Similar Documents

Publication Publication Date Title
KR101375017B1 (ko) 저전압 트랜지스터를 이용한 전압 업변환 회로
US6812782B2 (en) Switch mode converter that allows 100% duty cycle on gate driver
JPS646618B2 (ko)
JP2000236657A (ja) 昇圧回路
CN103580606A (zh) 半导体器件及其控制方法
US8680895B2 (en) Controlling power chain with same controller in either of two different applications
KR100631953B1 (ko) 메모리 장치
KR960007850B1 (ko) 저전력 수정발진기 시스템
KR19980070246A (ko) 광-볼타 전원에 의해 전력을 받는 전기장치
KR100334826B1 (ko) 승압회로장치
JP2010233380A (ja) 電源供給回路及び電子デバイス
US6531856B2 (en) Power source system for reducing power consumption in an intermittent mode of operation
US6617916B1 (en) Semiconductor integrated circuit
JP2004047810A (ja) 半導体集積回路
JP3179419B2 (ja) 昇圧回路装置
JPH09130996A (ja) 電源切り換え回路
US20020014636A1 (en) Semiconductor device
JP2001016084A (ja) リセット回路
JPH10174286A (ja) 電池電源制御装置
JP2005044203A (ja) 電源回路
KR20100125077A (ko) 승압 전압 발생 회로 및 이를 구비하는 디스플레이 장치
JP4347661B2 (ja) スイッチングレギュレータ
JP3098480B2 (ja) 電源回路
EP1500177A2 (en) Circuit arrangement for generating dc voltages
JPH08185240A (ja) 集積回路装置および電位切り換え回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
G170 Re-publication after modification of scope of protection [patent]
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20070411

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee