KR100334083B1 - 서미스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 고가의 귀금속으로 구성되는 서미스터의 내부전극을 효율적으로 구성하여 전극의 면적을 줄이고 비저항이 낮으면서도 온도변화에 대한 저항변화율 높은 서미스터를 제공한다.

본 발명의 서미스터는 세라믹시트에 콘택홀을 형성하고, 상기 콘택홀이 형성된 세라믹시트에 내부전극의 단전극(11b,11c, 12b,12c) 패턴을 인쇄한 후, 적층하고 소결함으로써 작은 면적을 갖는 단전극(11b,11c,12b,12c) 패턴이 세라믹시트의 소결체(13) 내부에서 선택적으로 상하 연결되도록 구성한다.

Description

서미스터 및 그 제조방법{Thermistor and the same manufacturing method}

본 발명은 전자기기의 온도보상, 온도검지, 전류 컨트롤에 사용되는 적층형 NTC(Negative Temperature Coefficient) 서미스터를 제조하는 방법 및 그 구조에 관한 것으로서, 더 구체적으로는 고가의 귀금속으로 구성되는 서미스터의 내부전극을 효율적으로 구성하여 전극의 면적을 줄이고 비저항이 낮으면서도 온도변화에 대한 저항변화율 높은 서미스터를 제공하는 것에 관련 된 것이다.

일반적으로 적층형 칩 NTC 서미스터의 제조방법은 도 1과 같이 NTCR특성을 갖는 Mn₃O₄-NiO-Co₃O₄, Mn₃O₄-Co₃O₄, Mn₃O₄-NiO, Mn₃O₄-NiO+첨가제, Mn₃O₄-NiO-Co₃O₄+첨가제로 이루어진 세라믹시트(1a,1b,1c)에 Pt, Pd, Ag-Pd로 이루어진 내부전극(2a,2b,2c)을 인쇄하여 여러장의 세라믹시트를 적층하고, 그 적층물을 소결처리한다. 상기 첨가제로는 ZrO₂,CUO,Al₂O₃, Cr₂O₃등을 사용한다.

상기 소결처리에 의하여 도 2와 같이 세라믹시트의 소결체(3)가 형성되면 그 소결체의 단부에 노출된 내부전극과 접촉되도록 외부전극(4a,4b)을 구성하여 NTC 서미스터를 제조한다.

상기 종래의 서미스터의 내부전극(2) 구조는 도 2의 A-A'을 따른 단면 구조를 적용하면 세라믹시트에 인쇄되는 내부전극의 패턴 형태에 따라 도 3, 도 4, 도5와 같은 구조 등으로 형성된다.

상기 적층형 칩 NTC 서미스터의 저항(R)은 ρ·ℓ/A·K·N (Ω)의 식에 의하여 구해진다. ρ는 세라믹시트 재료의 비저항, ℓ은 내부전극의 길이, A는 내부전극의 면적, K는 설계상수, N은 내부전극의 층수를 나타낸다.

따라서, 원하는 저항을 얻기 위하여 세마믹시트의 비저항을 조절하거나 내부전극의 층수와 면적을 조절하여 원하는 특성을 얻어야 하기 때문에 고가의 귀금속인 Pt, Pd, Ag-Pd 등으로 이루어진 내부전극이 전체 칩 원가의 50%이상을 차지하는 문제점이 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로써, 내부전극이 차지하는 면적을 줄이면서 적어도 기존의 특성을 유지하는 서미스터를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 적어도 종래의 서미스터의 특성과 품질을 유지하면서 제조원가가 크게 감소하는 서미스터를 제공하는데 있다.

상기 목적 달성을 위하여 본 발명은 세라믹시트에 콘택홀을 형성하고, 상기 콘택홀이 형성된 세라믹시트에 선택적으로 단전극패턴을 인쇄한 후, 적층하고 소결함으로써 세라믹시트의 소결체 내에 작은 면적을 갖는 단전극이 선택적으로 상하연결되도록 구성한다.

도 1은 내부전극이 인쇄된 세라믹시트를 적층하여 서미스터를 제조하는 과정을 설명하기 위한 도면이고,

도 2는 일반적인 서미스터의 구조의 한 예이고,

도 3은 도 2의 A-A'선을 따른 단면도이고,

도 4, 도 5는 도 2의 다른 예의 단면구조이고,

도 6은 본 발명의 한 예의 서미스터를 제조하는 과정을 설명하기 위한 도면이고,

도 7은 도 6의 제조방법에 의하여 제조된 서미스터의 단면도이고,

도 8은 본 발명의 다른 예의 서미스터를 제조하는 과정을 설명하기 위한 도면이고,

도 9는 도 8의 제조방법에 의하여 제조된 서미스터의 단면도이고,

도 10은 도 9의 서미스터의 회로도이다.

*도면의 주요부분에 대한 부호의 설명*

10a∼10d - 세라믹시트 11a,12a, 11d,12d - 내부전극

11b,12b,11c,12c - 내부전극의 단전극

13 - 세라믹시트의 소결체 14a,14b - 외부전극

20 - 콘택홀

상기와 같은 특징을 갖는 본 발명은 내부전극을 형성한 세라믹시트를 다수 적층하고, 상기 내부전극이 형성된 세라믹시트의 양 단부에 상기 내부전극과 연결되는 외부전극을 형성하여 이루어지는 서미스터에 있어서,

상기 세라믹시트는 선택적으로 적어도 1개 이상의 콘택홀이 구비되어 적층되고, 상기 콘택홀을 통하여 상기 세라믹시트의 적층층간의 내부전극이 연결되도록 구성되는 것을 특징으로 한다.

상기 세라믹시트는 콘택홀이 동일축상에 위치하도록 적층되고, 상기 적층층간에 위치하는 내부전극 중 일부는 콘택홀을 중심으로 섬모양의 단전극을 이루도록 구성된다. 상기 내부전극의 적층층간 사이에 상기 내부전극 및 외부전극과 분리되는 중간전극이 형성된 세라믹시트를 개재하여 직병렬 저항회로를 구성하도록 할 수 있다.

상기와 같이 구성되는 본 발명의 서미스터 제조방법은 선택적으로 세라믹시트에 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 세라믹시트의 한면에 내부전극을 형성하되, 그 중 일부의 내부전극은 콘택홀 주위에 섬모양으로 단전극으로 형성하는 단계와, 상기 내부전극이 형성된 세라믹시트를 콘택홀이 동일축에 위치하도록 적층하는 단계와, 상기 적층된 세라믹시트를 소성하여 적층층간에 내부전극을 연결하는 단계와, 상기 세라믹시트의 양단부에 상기 내부전극과 연결되는 외부전극을 형성하는 단계를 포함한다.

또, 상기 내부전극이 형성된 세라믹시트를 콘택홀이 동일축에 위치하도록 적층하는 단계에서 상기 내부전극의 적층층간 사이에 상기 내부전극 및 외부전극과 분리되는 중간전극이 형성된 세라믹시트를 개재하여 직병렬 저항회로를 구성하도록 할 수 있다.

이하, 본 발명의 서미스터의 기술적 구성 및 작용을 도 6내지 도 10을 참조하여 상세히 설명한다.

도 6과 같이 NTCR특성을 갖는 Mn₃O₄-NiO-Co₃O₄, Mn₃O₄-Co₃O₄, Mn₃O₄-NiO, Mn₃O₄-NiO+첨가제, Mn₃O₄-NiO-Co₃O₄+첨가제로 이루어진 세라믹시트(10a∼10g)가 형성되고, 상기 세라믹시트 중 (10b∼10f)에는 콘택홀(20)이 형성된다. 상기 첨가제로는 ZrO₂,CUO,Al₂O₃, Cr₂O₃등을 사용한다.

상기와 같이 콘택홀이 형성된 세라믹시트 중 가장 외측에 적층되는 (10a)와 (10g)는 대략 중앙부에서 분리되어 양 단부까지 연출되는 패턴으로 내부전극(11a,12a)과 내부전극(11d, 12d)이 Pt, Pd, Ag-Pd를 인쇄하여 형성되고, 콘택홀이 형성된 세라믹시트(10b,10d,10f)를 사이에 두고 세라믹시트(10c,10e)의 콘택홀을 덮도록 섬모양의 단전극(11b,12b)(11c,12c)이 Pt, Pd, Ag-Pd를 인쇄하여 형성된다.

상기와 같이 구성되는 세라믹시트들을 콘택홀(20)이 동일축 상에 위치하도록 적층하고, 압착을 행하고 절단한 후 바인더 소각공정을 거쳐 유기물을 제거한 후1000℃∼1300℃로 소결한다.

상기 소결 과정에서 가해지는 고온에 의하여 내부전극이 용융되므로 콘택홀을 통하여 세라믹시트의 적층층간 사이의 내부전극이 도 7과 같이 연결되고, 각각의 세라믹시트는 세라믹시트의 소성체(13)로 형성된다.

상기 소성체가 형성된 후 그 소성체(3)의 양단부에 Ag 페이스트를 형성하고, Ni도금층을 형성한 후 Sn-Pd를 도금하여 내부전극(12a,12d),(11a,11d)와 각각 연결되는 외부전극(14a)와(14b)를 형성한다.

도 8 및 도 9는 도 6의 콘택홀이 형성된 세라믹시트(10d) 대신에 Pt, Pd, Ag-Pd 등으로 중간전극(15)이 형성된 세라믹시트(30)를 개재하여 적층층간 사이에서 내부전극을 상하로 양쪽으로 분리시켜 구성한 구조를 나타내고 있다.

상기 중간전극(15)은 양쪽으로 분리된 내부전극과 중첩하되, 외부전극과는 단락되도록 구성함으로써 서미스터의 내부회로가 도 10과 같이 직병렬 저항회로를 구성하도록 한다. 상기와 같이 직병렬 구조의 저항을 형성하면 도 7의 직렬 형태의 저항 구조보다 저항 값의 변화 폭을 크게 할 수 있으며 저저항이 가능한 구조로 할 수 있다.

본 발명에 의하여 제조되는 적층 칩 NTC 서미스터는 전극을 형성시 콘택홀과 단전극을 채용함으로써 인쇄 전극의 양을 줄일 수 있으므로 저가격화 된 제품을 양산화 할 수 있다. 또한 콘택홀 형태의 전극을 구성하므로 저항 값을 전극 충수 N에 대한 영향이 최소화 되도록 설계할 수 있는 장점이 있다. 또, 내부전극을 콘택홀로 연결함으로써 외부전극 형성 시 외부전극에 의한 영향을 최소화할 수 있는 장점이 있다.

Claims (5)

1. 다수의 세라믹시트를 적층하고, 상기 적층된 세라믹시트 중 선택되는 세라믹시트에 내부전극을 형성하고, 상기 내부전극이 형성된 세라믹시트의 양 단부에 상기 내부 전극과 연결되는 외부전극을 형성하여 이루어지는 서미스터에 있어서,

   상기 적층된 세라믹시트 중 선택되는 세라믹시트에 상기 세라믹시트의 적층방향을 따라 동일축 상에 위치하도록 형성되는 콘택홀과,

   상기 콘택홀이 형성된 세라믹시트 중 선택되는 세라믹시트에 그 선택된 세라믹시트의 콘택홀 주위를 덮도록 섬모양으로 형성되는 단전극을 구비하고,

   상기 단전극과 상기 내부전극은 상기 동일축 상에 위치하는 콘택홀을 통하여 연결되도록 구성되는 것을 특징으로 하는 서미스터.
2. 삭제
3. 제1항에 있어서,

   상기 세라믹시트의 적층 층간 사이에 상기 내부전극 및 외부전극과 분리되는 중간전극이 형성된 세라믹시트를 개재하여 상기 내부전극이 직렬저항 및 병렬저항 회로를 구성하도록 이루어지는 것을 특징으로 하는 서미스터.
4. 삭제
5. 삭제