KR100331491B1 - 데이터처리용로드공유시스템및방법과로드공유통신시스템 - Google Patents

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Abstract

본 발명은 신호를 처리하여 관리하는 하나 이상의 신호 프로세스(SPU)와 다중포트 처리 레지스터 메모리(RM)를 포함하는 하나 이상의 실행 프로세서(IPU)를 포함하는 중앙 프로세서 시스템을 구비한 데이터 처리 시스템 및 그 방법에 관한 것이다. 신호 프로세서(SPU) 및 실행 프로세서(IPU)는 협동하고 이 시스템은 시스템 메모리(SM)를 포함한다. 시스템의 하나 이상의 통화량 조절 프로그램 레벨(THL, BAL)은 하나 이상의 입력포트(A), 신호출력 포트(B) 및 데이터 액세스 포트 (C)를 포함하는 실행 프로세서의 레지스터 메모리(RM)에 두 개 이상의 동일한 레지스터 세트를 포함한다. 신호 프로세서 (SPU)와 실행 프로세서(IPU) 사이의 신호 데이터 전송은 실행 중 신호 프로세서 (SPU)에 의해 실행된다. 실행 프로세서 (IPU)는 교환 레지스터 세트에 의해 잡의 실행으로부터 또 다른 잡의 실행으로 직접 교환된다.

Description

데이터 처리용 로드 공유 시스템 및 방법과 로드 공유 통신 시스템
속도와 효율성의 요건이 높은 데이터 처리 시스템에서 내용 교환 등에서 내부 데이터 처리내에서 소위 멀티 포트 저장기(multiport storage)를 이용하는 것이 공지되어 있다.
예를 들어, 교환시스템 및 제어시스템의 이용을 토대로 한 AXE-시스템 (LM Ericsson)에서, 제어된 컴퓨터의 중앙 프로세서내의 멀티 포트 저장기는 프로그램시스템의 처리 레지스터에 이용된다. 이 경우에, 프로그램 레지스터의 일시적인 데이터가 처리되고 인터럽트가 가능한 프로그램 레벨당 하나의 멀티포트 메모리 세트를 이용하는 것이 공지되어 있다. 따라서, 고속 교환이 이루어지므로 실제 처리 레지스터 데이터를 예약된 데이터의 미리 재설정 필요없이 사용될 수 있다.
공지된 시스템에 따라, 신호 프로세서와 실행 프로세서가 협력한다. 신호 프로세서는 실행 프로세서에서, 선행 잡(job)의 프로그램 실행중, 선행 잡(jop) 또는 입(入)신호를 중간 버퍼에 전송한다. 잡이 끝났을 때 또는 예를 들어, 프로그램 인터럽션이 더 높은 우선순위가 주어진 잡에 명령되면, 데이터를 지닌 다음 기능 블륵킹 기동 신호가 실행 프로세서에 의해 패치된다. 인터럽트된 프로그램에 귀환하는 경우, 프로그램의 레지스터 데이터로의 직접 액세스는 프로그램 레벨에 속한 레지스터 세트로 교환함으로서 제공된다. 신호가 전송될 때, 실행 프로세서는 신호 데이터를 그 레지스터 메모리로부터 출력 데이터 중간 버퍼로 전송한다.
특히, 중간 버퍼 앞, 뒤로 이러한 전송에 의해서, 데이터 처리 시스템의 기억용량이 제한되는데 이는, 일부 경우, 특히 높은 또는 매우 높은 기억용량을 가져야 하는 경우, 이 시스템의 성능을 제한할 수 있다.
본 발명은 데이터를 처리하기 위한 기억된 프로그램으로 제어되는 시스템에 관한 것이다. 이러한 시스템은 다수의 서브 시스템과 소정의 기능으로 지정된 기능 블록으로 분할된 소프트웨어는 물론 하드웨어를 포함한다. 본 발명은 신호의 처리 및 관리를 위한 하나 이상의 신호 프로세서를 지닌 중앙 프로세서 시스템을 포함하는 시스템에 관한 것으로 상기 신호 프로세서는 멀티 포트 래지스터 메모리를 이용하여 하나 이상의 실행 프로세서와 협력한다. 또한, 이러한 시스템은 시스템 메모리를 포함한다. 이러한 시스템에서, 예를 들면, 상이한 기능 블록간의 협력을 위해, 신호들이 이용되는데 특히, 고 신호 부하를 지닌 시스템에서 이용되며, 가능한 가장 빠른 신호 테이터 처리를 제공하기 위해 빠르고 효율적인 방법으로 신호를 처리하는 것이 요구된다.
본 발명을 수반한 도면을 참고로 하면서 설명할 것이다,
도 1은 본 발명이 적용된 데이터를 포함하는 시스템의 예를 도시한 블록도.
도 2는 본 발명의 시스템의 예를 도시한 도면,
도 1은 제어 컴퓨터 시스템을 도시한 것으로, 입, 출력 수단 (I/O)을 통해 하나 이상의 국부 프로세서 (RP)(시스템)를 포함하는 상이한 외부 또는 주변 유닛 또는 국부 프로세서 시스템에 접속되어 있는 중앙처리장치를 포함한다. 하드웨어는 물론 소프트웨어를 포함하는 제어 컴퓨터부는 후술하는 본 발명에 몇 개만이 관련된 다수의 서브 시스템과 기능 블록을 포함한다. 기능블록에는 일반적으로 특정 기능블록이 지정되고, 다수의 회로기판을 포함한다. 국부 프로세서 핸들러는 국부 프로세서(RP)로부터의 신호를 처리한다. 실시예에 따라 국부 프로세서 핸들러(RPH)는 다수의 국부 프로세서를 처리한다. 신호 프로세서(SPU)는 주업무로 프로그램을 실행하기위해 하나 이상의 실행 프로세서(IPU)에 대한 신호 또는 잡(job)을 관리한다. 본 실시예에서, 실행 프로세서 (IPU)는 3개의 병렬 메모리, 즉 데이터메모리(DS), 기준 메모리(RS) 및 프로그램 메모리(PS)를 구성하고 있다. 그러나, 이는 하나의 예에 불과하고 이 방법으로 구성할 필요는 없다. 또한, 이 방법으로 용장도(redundancy)를 제공하기 위해 자체적으로 중앙 프로세서 시스템을 복사(duplicate)할 수 있다.
도 2는 (협동 프로세서로 표시된) 신호 프로세서(SPU)를 도시한 것으로, 소위 버퍼(JBU)를 포함한다. 물론, 또 다른 제어 유닛을 포함할 수도 있지만 본 발명에서 중요하지 않고 다수의 공지된 형태이다. 신호 프로세서(SPU)는 하나이상의 실행 프로세서(IPUi;i=1,...n)와 협동하는데, 여기서, n은 시스템에서 실행 프로세서의 개수이다. 중앙 처리 시스템은 분배 메모리 또는 중앙 메모리인 소위 시스템 메모리(SM)를 더 포함하며 처리 레지스터로부터의 처리된 일시적 데이터를 실행 프로세서 (프로세서들)(IPUi)에 기억하는데 이용된다. 데이터를 처리하기 위해 기억된 데이터가 레지스터 메모리(RM)에서 판독된다. 실행 프로세서(IPU)의 처리 레지스터(RM)는 각각의 기능블록에 의해 실행중 처리된 신호데이터 및 기타 처리 데이터를 포함한다. 레지스터 메모리 (RM)는 데이터 처리에 필요한 처리 레지스터, 바람직하기로는, 프로그램 레벨당 1개의 레지스터를 포함한다. 이들 레지스터 메모리(RM)는 다수의 포트(A, B, C)를 포함한다. 예시된 실시예에 따라, 데이터처리 통화량 제어 프로그램 레벨(THL, BAL)(통화량 처리 레벨, 베이스 레벨)에는 하나의 신호 입력포트(A),하나의 신호 출력포트(B) 및 하나이상의 데이터 액세스 포트(C)를 포함하는 두 개의 동일한 레지스터 세트가 제공된다. 잡의 실행중, 신호 데이터를 지닌 신호는 실행을 로드하거나 방해하지 않고, 실행 프로세서(IPU)가 프로그램을 실행하는 여부에 관계없이 실행 프로세서(IPUi)의 레지스터 메모리(RM)에 미리 입력된다. 프로그램 실행이 종료되는 경우, 신호는 개시를 위해 기능 블록에 어드레스 한다. 다음, 스위치가 제 2 레지스터 세트에 대해 수행되고, 중간 버퍼로부터 신호 데이터를 전송을 필요로 하지 않고 새로운 잡이 실행 프로세서(IPUi)에 의해 직접 개시된다. 실행 프로세서에 의해 실행된 잡을 포함하지 않는 레지스터 세트의 신호 데이터에 대한 입력 및 전송이 협동 또는 신호 프로세서(SPU)에 의해 행해진다. 바람직한 실시예에 따라, 모든 프로그램에는 이중 레지스터 세트가 장비되어 있다.(도 2에 도시되어 있듯이) 여기서는 두 개 이상의 THL, BAL, D(미도시)가 있고 물론, 더 적을 수도 있다. 또한, 이중 레지스터 세트가 제공된 동일한 레벨만이 있을 수 있다. 예시된 실시예에서, 프로그램레벨(S)에는 이 레벨을 제공할 수 있을지라도, 복사 레지스터 세트가 장비되어 있지 않다. 여러 상이한 대안이 가능 하지만 하나의 레벨이 이중 레지스터 세트뿐 아니라 두 개의 포트를 가질 수 있다. 또한, 삼중 또는 다중레지스터 세트를 이용할 수 있다. 실행되는 잡은 하나의 레지스터를 이용하는 반면, 나머지 레지스터 세트는 다음 잡의 개시 데이터를 수신하는데 이용될 수 있다.
실행 프로세서는 일반적으로 레지스터 지향적인데 이는 처리해야 하는 모든 데이터가 레지스터 메모리 (RM)의 레지스터의 임시 데이터로 기억된다는 것을 의미한다. 상이한 대안에 따라서, 하나이상의 실행 프로세서(IPU)는 잡분배 프로세서(SPU)와 협력할 수 있다, 예시된 실시예에서, 이중레지스터 세트를 지닌 3개의 포트 메모리는 이들 사이에서 인터럽트할 수 없는(고 신호 부하를 지닌) 통화량 제어 프로그램 레벨(THL, BAL)에 이용된다. 본 발명에 따라, 프로그램 레벨(D)에는 낮은 우선순위와 저주파수를 지닌 잡을 위한 두 개의 포트를 지닌 단일 레지스터 세트가 장비되어 있다. 이러한 프로그램 레벨에 대해, 신호의 전송 또는 다음 잡의 버퍼링이 관련되는 한, 기억용량이 증가하지 않지만 이 경우에는 반드시 필요한 것은 아니다.
예를 들어, 포트(A)중 하나는 실행 프로세서 (IFUi)내에서 내부 동작을 위해 이용된다. 이 예는 예비 버퍼링 등이 될 수 있다. 즉, 이것은 데이터 출력으로 내부적으로 병렬로 이용될 수 있다.
이중의(duplicated) 레지스터 세트가 잡(Job)입력을 위한 프로그램(THL, BAL)에 대해 이용되기 때문에, 상이한 레지스터가 신호 프로세서(SPU)의해 교대 방식으로 어드레스 될 수 있다. 어떤 경우에, 잡의 인터럽션이 발생할 수 있기 때문에, 어드레스를 저장(save)하는 것이 편리하다. 또 다른 실시예에서, 프로그램 레벨에는 여러 이유로 통화량 제어 프로그램레벨 (THL, BAL)등에 적합하다고 알려진 다중 레지스터 또는 레지스터만이 장착될 수 있거나 특히, 이 경우에는, 신호 강도가 높다. 데이터 신호가 기타 기능 블록에 전송될 때, 이는 갱신의 필요성을 방지하기 위해 프로그램의 실행중 동작하는 레지스터 세트로부터 이루어진다. 레지스터 메모리(RM)에서 제 3 포트(C)를 이용하는 경우, 즉 데이터 액세스 포트를 이용하는 경우, 신호 프로세서(SPU)는 실행 프로세서(IPU)에 의해 프로그램 실행중 신호 데이터상의 레지스터 메모리 (RM)의 처리 레지스터를 소거할 수 있다. 그러나, 기록 방지는 실제 프로세서에 대해 장착되어야 하지만, 이 데이터는 아직 전송되지 않는다. 이 기록 방지가 동작되면, 실행 프로세서(IPU)의 기록 동작은 실제 처리 레지스터가 소거될 때까지 일시적으로 정지된다. 데이터 처리시, 기록 동작은 프로그램 레벨에 속한 레지스터 세트의 모든 레지스터 포트로 지향한다. 아직 끝나지 않은 처리 레지스터 데이터용 기록방지는 전송된 데이터용 실제 레지스터를 실행 프로세서(IPU)의 기록 데이터로 의도된 레지스터 어드레스과 비교하므로서 일 실시예에 따라 장착될 수 있다. 프로세서(SPU)로부터의 신호 데이터 소거는 연속 레지스터 어드레스에 대해 실행된다.
본 발명의 실시예는 데이터 통신, 전기 통신 및 ISDN(통합 서비스 디지털 망)에서 이용될 수 있다. 또한, 본 발명은 청구범위내에서 여러 변경이 가능하다.
본 발명의 목적은 전술된 바와 같이, 전체 기억용량이 많은 데이터 처리 시스템을 제공하는 것이다. 본 발명의 또 다른 목적은 공지된 시스템에 비해 기억용량을 증가할 수 있는 방법으로, 신호 로드를 분배하는 시스템을 제공하는 것이다. 특히, 본 발명의 목적은 신호를 전송하는데 필요한 시간을 감소 할 수 있는 시스템을 제공하는 것이다. 또한, 본 발명의 목적은 하나 이상의 실행 프로세서에 대한 잡의 분배를 더 효율적으로 하는 시스템을 제공하는 것이다. 본 발명의 또 다른 목적은 신호의 데이터 길이가 공지된 시스템에 비해 제한된 정도로만 통화량 처리에 영향을 주는 시스템을 제공하는 것이다.
또한, 본 발명의 목적은 본 시스템에 관한 전술된 목적을 달성하는 방법을 제공하는 것이다
본 발명의 목적은 또한 기억용량이 많고 부하를 공유하는 전기 통신시스템 또는 데이터 통신 시스템과 같은 통신 시스템을 제공하고 이 시스템에 관한 전술된 목적을 달성하는 것이다.
본 발명의 전술된 목적과 기타 목적은, 신호 프로세서와 실행 프로세서는 협동하며, 신호처리 및 신호관리를 행하며, 협동 버퍼를 포함하는 하나이상의 프로세서와, 멀티포트 레지스터 메모리를 지닌 하나이상의 실행프로세서를 포함하는 중앙처리장치와; 시스템 메모리를 포함하는 데이터 처리용 시스템으로서, 실행 프로세서의 레지스터 메모리에 하나 이상의 프로그램 레벨에 대한 두 개의 동일한 레지스터가 있으며, 이 레지스터 메모리는 신호 입력과 신호 출력 각각에 대한 하나 이상의 포트와 하나이상의 데이터 액세스 포트를 포함하는 데이터 처리용 시스템에 의해서 달성된다. 신호 프로세서와 실행 프로세서 사이의 신호데이터 전송은 신호 프로세서에 의해 수행되고 연속 프로그램 실행을 위해 어떠한 중간 신호 데이터도 필요하지 않게 된다.
본 발명에 따라, 시스템 기억용량을 높이기 위해, 신호 프로세서와 기능 실행 프로세서 사이에 신호로드를 분배한다. 또한, 멀티포트 메모리를 이용한다. 이 멀티포트 메모리는 데이터 처리에 필요한 처리 레지스터 특히, 인터럽트 가능한 프로그램 레벨당 하나의 레지스터 세트를 포함한다. 이들 처리 레지스터는 신호 데이터 및 기능 블록에 의한 실행중 처리된 처리 데이터를 포함한다. 특히, 본 발명의 특정 실시예에 따라, 하나 이상의 신호 프로세서와 실행 프로세서 사이의 부하의 분배는 데이터 처리를 위한 통화량 제어 프로그램 레벨에 두개의 동일한 레지스터 세트 및, 신호 입력포트, 신호 출력포트 및 데이터 액세스용 하나 이상의 포트가 제공되도록 되어 있다. 신호중 신호 데이터는 실행 프로세서에 진행하는 프로그램 실행을 로딩하거나 방해하지 않고, 미리 실행 프로세서의 프로세에 레지스터에 입력할 수 있다. 입신호에 의해 어드레스된 기능 블록이 프로그램의 끝에서 개시되는 경우에, 제 2 레지스터 세트, 즉 선행 잡의 실행에서 동작하지 않는 레지스터 세트에 대해 교환이 이루어진다. 따라서, 새로운 잡을 실행 프로세서에 의해 즉시 개시할 수 있고 중간 버퍼로부터의 신호데이터 전송을 하지 않아도 된다.
본 발명에 따라, 다수 또는 모든 프로그램 레벨에는 이중으로 된 레지스터 세트가 장착될 수 있다. 특정 실시예에 따라, 본 시스템은 잡을 분배하는 하나 이상의 실행 프로세서를 포함한다. 본 발명의 바람직한 실시예에 따라, 기타 기능 블록에 신호를 버퍼하는 데이터 신호의 전송은 실행하는 그러한 프로그램의 레지스터 세트로부터 이루어지므로, 다음 갱신을 필요로 하지 않는다. (하나 이상의) 데이터 액세스 포트를 통해, 신호 프로세서의 처리 레지스터 메모리는 신호 데이터상의 처리 레지스터를 소거함과 동시에, 관련 실행 프로세서는 프로그램 실행을 계속한다.이 경우에 아직까지 그 데이터가 전송 되지 않은 실제 처리 레지스터에 기록 방지를 장치하는 것이 편리하다. 기록 방지가 동작될 때, 실제 처리 레지스터가 소거될때까지 실행 프로세서의 기록 동작은 바람직한 실시예에 따라 일시적으로 정지된다. 일 실시예에 따라, 데이터 처리시 기록 동작은 실제 프로그램 레벨에 속한 레지스터 세트의 모든 레지스터 포트로 지향한다. 시스템 메모리는 분배될 수 있거나 집중될 수 있다.
또한, 본 발명은 신호 로드의 분배를 토대로 한 데이터 처리 방법에 관한 것이다. 프로그램이 실행 프로세서에 의해 실행될 때, 이 실행 프로세서의 레지스터 메모리에 있는 기존의 레지스터 세트가 이용된다. 실행 프로세서에 진행하는 프로그램 실행을 방해하지 않고, 신호 데이터가 미리 레지스터에 입력된다, 신호에 의해 기능블록이 어드레스될 때, 선행 프로그램의 끝에서 개시한다. 다음, 제 2 레지스터 세트로 스위치되고 새로운 잡이 예를 들어, 중간 버퍼 등으로부터 어떤 중간 신호 데이터 전송없이, 실행 프로세서에 의해 직접 시작된다. 협동 프로세서에 의해서 신호 데이터가 실행프로세서에 전달된다. 특히, 신호 데이터의 중간 버퍼링 없이, 상이한 잡의 실행 사이의 교환이 이루어진다. 신호 데이터는 실행하고 있는 프로그램에 이용되는 레지스터 세트로부터 전송될 수 있다.
또한, 본 발명은 전술된 바와 같이 부하가 공유된 시스템을 포함하는 전기통신 시스템 또는 데이터 통신 시스템과 같은 통신 시스템에 관한 것이다.
본 발명을 따른 시스템의 장점은 제어 시스템의 통화량 조절 영향 기억용량이 신호 프로세서 또는 협동 프로세서와 실행 프로세서(프로세서들)사이의 부하분배의 적절한 구조화에 의해 조절될 수 있다는 것이다. 이 시스템은 또한, 신호 프로세서로부터 다수의 상이한 실행 프로세서로 잡을 분배하는데 유용하게 이용된다, 실행 프로세서의 기억용량에 의해서 시스템의 통화량에 영향을 미치는 기억용량이 주어지기 때문에, 신호의 데이터 길이는 지금까지 알려진 것 보다 적은 정도로 통화량 처리에 영향을 준다.

Claims (19)

  1. 협동 버퍼(JBU)를 포함하는 신호의 처리 및 관리를 위해 하나 이상의 신호 프로세서(SPU)를 포함하는 중앙처리장치를 구비한 데이터 처리용 시스템으로서, 상기 신호 프로세서(SPU)는 멀티포트 레지스터 메모리(RM)를 포함하는 하나이상의 실행 프로세서(IPUi;i=1.... n)와 협동하며, 상기 시스템은 시스템 메모리(SM)를 더 포함하는 데이터 처리 시스템에 있어서,
    하나 이상의 프로그램 레벨(THL, BAL)은 하나 이상의 신호 입력포트(A), 신호 출력포트(B) 및 데이터 액세스 포트(C)를 포함하는 레지스터 메모리(RM)의 두 개 이상의 동일한 레지스터 세트를 포함하며, 신호 프로세서(SPU)와 실행 프로세서(들)(IPUi)사이의 신호 데이터 전송은 신호 프로세서(SPU)에 의해 실행되고, 신호 데이터는 실행 프로세서(IPUi)에 의한 실행중 실행 프로세서 (IPUi)의 메모리(RM)에 전송되고, 제 1 레지스터 세트로부터 데이터를 이용하는 잡(job)으로부터 또 다른 레지스터 세트로부터 데이터를 이용하는 또 다른 잡으로 교환될 때, 상기 실행 프로세서(IPUi)에 의한 연속프로그램 실행이 중간 신호 데이터 전송없이 직접적으로 수행되도록, 상기 레지스터 제트가 교환되는 것을 특징으로 하는 데이터 처리 시스템.
  2. 제 1 항에 있어서,
    각각의 프로그램 레벨(THL, BAL)은 두 개의 동일한 레지스터 세트를 지닌 것을 특징으로 하는 데이터 처리 시스템.
  3. 제 1 항에 있어서,
    실행 프로세서(IPUi)의 레지스터 메모리(RM)는 신호 데이터 및 처리데이터를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  4. 제 1 항에 있어서,
    상기 처리 레지스터 메모리(RM)는 데이터 액세스에 대한 두 개 이상의 포트를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  5. 제 1 항에 있어서,
    사전에 신호 데이터를 포함하는 신호들은 실행 프로세서(IPUi)의 프로그램 실행중 신호 입력포트(A)를 경유하여 처리 레지스터 메모리(RM)에 도입되는 것을 특징으로 하는 데이터 처리 시스템.
  6. 제 5 항에 있어서,
    신호에 의해 어드레스된 기능 블록이 개시할 때, 선행 잡 동안에 비활성인 레지스터 세트에 교환이 수행되는 것을 특징으로 하는 데이터 처리시스템.
  7. 제 1 항에 있어서,
    하나의 잡의 실행으로부터 또 다른 잡의 실행으로의 교환은 신호 데이터의 중간 버퍼링 없이 직접 수행되는 것을 특징으로 하는 데이터 처리시스템.
  8. 제 1 항에 있어서,
    신호 데이터는 프로그램 실행중 이용된 레지스터 세트로부터 전송되는 것을 특징으로 하는 데이터 처리 시스템.
  9. 제 1 항에 있어서,
    실행에 이용되지 않는 레지스터 세트는 신호 데이터 전송에 이용되고 갱신 기능은 데이터 갱신을 제공하는 것을 특징으로 하는 데이터 처리 시스템.
  10. 제 1 항에 있어서,
    두 개 이상의 실행 프로세서(IPUi)를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  11. 제 1 항에 있어서,
    상기 시스템 메모리(SM)는 중앙 메모리인 것을 특징으로 하는 데이터 처리시스템.
  12. 제 1 항에 있어서,
    상기 시스템 메모리(SM)는 분배된 메모리인 것을 특징으로 하는 데이터 처리 시스템.
  13. 제 1 항에 있어서,
    데이터 액세스 포트(C)는 처리 레지스터 메모리(RM)의 처리 레지스터로부터 신호 데이터를 소거하는 것을 특징으로 하는 데이터 처리 시스템.
  14. 제 13 항에 있어서,
    상기 처리 레지스터 메모리(RM)의 처리 레지스터를 소거하는 동안 실행 프로세서(IPUi)가 실행되는 것을 특징으로 하는 데이터 처리 시스템.
  15. 제 13 항에 있어서,
    상기 소거중에 상기 처리 레지스터 메모리(RM)에서 전송되지 않은 데이터를 보호하기 위한 장치를 구비하는 것을 특징으로 하는 데이터 처리 시스템.
  16. 제 1 항에 있어서,
    기록 동작은 프로그램 레벨에 속한 레지스터 세트의 신호 입력포트(A), 신호출력 포트(B) 및 데이터 액세스 포트(C)쪽으로 지향하는 것을 특징으로 하는 데이터 처리 시스템.
  17. 제 1 항에 있어서,
    상기 신호 입력포트(A)는 내부 프로프램 실행을 위해, 진행중인 실행에 이용되지 않는 레지스터의 데이터 액세스 또는 데이터 출력으로서 다중으로 이용되는 것을 특징으로 하는 데이터 처리 시스템.
  18. 멀티 포트 프로세서 레지스터·메모리(RM)를 포함하는 하나 이상의 신호 프로세서(SPU)와 하나 이상의 실행 프로세서(IPUi;i,=1,...n)를 포함하는 중앙 프로세서 시스템을 포함하는 시스템에서 로드 공유를 이용하는 데이터처리 방법에 있어서,
    시스템의 하나 이상의 프로그램 레벨(THL, BAL)에는, 신호입력 포트(A), 신호 출력포트(B) 및 액세스 데이터 포트(C)중 적어도 하나가 제공된 레지스터 메모리(RM)의 두 개 이상의 동일한 레지스터 세트가 제공되고;
    상기 신호 프로세서(SPU)가 상기 신호 프로세서(SPU)와 하나 이상의 실행 프로세서(IPU) 사이에 신호 데이터 전송을 제공하며;
    하나의 레지스터 세트를 이용한 실행 프로세서(IPUi)에 의한 실행중에, 신호 프로세서(SPU)는 연속 실행을 위해 신호 데이터를 또 다른 레지스터 세트에 전송하고;
    상기 실행 프로세서(IPU)는 레지스터 세트를 교환하므로서 하나의 잡의 실행으로부터 다음 잡의 실행으로 직접 교환하고;
    신호 데이터 전송이 교환에 필요없는 것을 특징으로 하는 데이터 처리 방법.
  19. 협동 버퍼(JBU)를 포함하는 신호의 처리 및 관리를 위해 하나 이상의 신호 프로세서(SPU)를 포함하는 중앙처리장치를 구비한 데이터 처리 통신 시스템으로서, 상기 신호 프로세서(SPU)는 멀티포트 레지스터 메모리(RM)를 포함하는 하나이상의 실행 프로세서(IPUi;i=1,...n)와 협동하며, 상기 시스템은 시스템 메모리(SM)를 더 포함하는 데이터 처리 통신 시스템에 있어서,
    하나 이상의 통화량 제어 프로그램 레벨(THL, BAL)은 하나 이상의 신호 입력포트(A), 신호 출력포트(B) 및 액세스 데이터 포트(C)를 포함하는 레지스터 메모리(RM)의 두 개 이상의 동일한 레지스터 세트를 구비하고, 신호 프로세서 (SPU)와 실행 프로세서 (IPUi)사이의 신호 데이터 전송은 신호프로세서 (SPU)에 의해 제공되고, 신호 데이터는 실행중에 실행 프로세서(IPUi)의 레지스터 메모리(RM)에 전송되고, 레지스터 세트로부터의 데이터를 이용한 하나의 잡으로부터 또 다른 레지스터 세트로부터의 데이터를 이용한 연속 잡으로의 교환은 레지스터 세트의 교환에 의한 중간 신호 데이터 전송없이 직접 수행되는 것을 특징으로 하는 데이터 처리 통신 시스템.
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