JP3424644B2

JP3424644B2 - プロセッサ間通信の方法

Info

Publication number: JP3424644B2
Application number: JP2000078733A
Authority: JP
Inventors: 健加納
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-09
Filing date: 2000-03-21
Publication date: 2003-07-07
Anticipated expiration: 2015-07-25
Also published as: JP2000311150A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（中央処理ユニ
ット）と、メモリと、受信装置および送信装置を有する
プロセッサ間の通信装置とを備え、プロセッサ間ネット
ワークにより接続される複数のプロセッサの間の通信に
ついての方法および装置に関し、特に、複数のＵＰ（ユ
ーザプロセス）によるメッセージの送信処理要求に対し
て送信処理速度を改善し、かつ、送信処理を安全にでき
るプロセッサ間通信の方法および装置に関する。

【０００２】

【従来の技術】従来、この種のプロセッサ間通信の方法
および装置では、プロセッサ内にプロセッサ間通信の装
置を備え、この送信装置がＣＰＵによる処理動作のバッ
クアップを受け、複数のプロセッサを接続するネットワ
ークを介してプロセッサ間の通信を行なっている。

【０００３】従来のプロセッサ内の通信装置とＣＰＵと
のインタフェースにおいては、通信装置内のコマンドバ
ッファにＣＰＵがコマンドを書き込むことにより、メッ
セージの送信処理を開始するという方法が採られている
ものがある。

【０００４】この方式では、ＣＰＵが１つのメッセージ
を送信依頼した後、次に送信依頼を行なう際に、コマン
ドバッファ内のコマンドの処理の終了を知るため、送信
装置内の状態レジスタを読みに行く必要がある。

【０００５】また、ＵＰ（ユーザプロセス）からのメッ
セージの送信を処理する場合、ＵＰがＯＳに対してシス
テムコールすることにより、ＯＳがＵＰに代わってメッ
セージヘッダを作成し、通信装置を使用して通信を行な
う方式がある。

【０００６】この方式では、ＵＰからＯＳへのプロセス
切り替え処理が発生し、このプロセス切り替え処理時の
レジスタの待避と回復の処理とがプロセッサ間の通信に
対してオーバヘッドの一要因となる。特に、短いメッセ
ージを多数送信するような場合には、このオーバヘッド
が顕著になり、通信処理に悪影響を及ぼす。

【０００７】他方、ＵＰがＯＳ同様、メッセージヘッダ
を作成して、通信装置に処理を依頼する場合、作成され
るメッセージヘッダに誤った情報が指定される確率が高
い。

【０００８】メッセージヘッダには、宛先プロセッサ番
号、ソースアドレス、宛先メモリアドレス等、が含まれ
ており、宛先プロセッサ番号を間違った場合、別のＵＰ
を実行中のプロセッサに間違ったメッセージが届いてし
まう。また、ソースアドレスを間違えた場合、メモリに
マップされていないアドレスからメッセージ本体を読み
出し、バスエラーが発生する。更に、宛先メモリアドレ
スを間違えた場合、ＯＳが使用中のデータを破壊してし
まうなど、システムダウンを引き起こす可能性がある。

【０００９】この問題を解決する手段として、ユーザが
指定する宛先プロセッサ番号、ソースアドレス、宛先メ
モリアドレスの全てを論理値とし、プロセッサ間の通信
装置内にそれぞれの情報に関する論理値から物理値に変
換するテーブルを持つことにより、これらの情報が保護
されている方式がある。

【００１０】この構成では、送信装置の場合、論理宛先
プロセッサ番号は物理宛先プロセッサ番号に置き換えら
れ、また、論理ソースアドレスは物理ソースアドレスに
変換されて、メッセージ本体が送信される。受信処理の
場合には、メッセージヘッダ内の論理宛先メモリアドレ
スは物理宛先メモリアドレスに変換されてメモリに書き
込まれる。また、処理しようとする際、ＵＰにより指定
された論理値に対応する変換テーブルがない場合、この
処理はエラーとなる。

【００１１】また、１つのプロセッサ上の複数のＵＰが
プロセッサ間通信する場合には、ＯＳに対しシステムコ
ールを行なうことで、プロセッサ間通信を行なってい
た。この方法では、複数のＵＰからの要求をＯＳが受け
ることにより、プロセッサ間通信装置を使用するのはＯ
Ｓだけとなるが、システムコールを用いるので、上述の
ようなプロセッサ間通信性能の劣化の問題が起こる。

【００１２】

【発明が解決しようとする課題】上述した従来のプロセ
ッサ間通信の方法および装置のうち、通信装置内のコマ
ンドバッファにＣＰＵがコマンドを書き込むことによ
り、メッセージの送信処理を開始する方法では、ＣＰＵ
が１つのメッセージを送信依頼した後、次の送信依頼を
行なう際、送信装置内の状態レジスタの状態を読みに行
く必要がある。この結果、ＣＰＵから送信装置への送信
依頼が連続して行なえない。また、送信依頼による実行
が完了したことを確認するため、送信依頼を行なう前に
送信装置内の状態レジスタへのアクセスが必要になり、
通信処理時間を増加させるという問題点がある。

【００１３】また、ＵＰからのメッセージの送信を、プ
ロセッサがＯＳに対してシステムコールすることによ
り、ＯＳがＵＰに代わってメッセージヘッダを作成し、
送信する方式では、ＵＰからＯＳに対するプロセス切り
替え処理が発生する。この結果、このプロセス切り替え
処理に必要なレジスタの退避と回復の処理とによりプロ
セッサ間の通信に対して発生するオーバヘッドがプロセ
ッサ間の通信の性能を劣化させるという問題点がある。

【００１４】また、プロセッサ間の通信装置内にそれぞ
れの情報に関する論理値から物理値に変換するテーブル
を持つ構成では、ソースアドレスと宛先メモリアドレス
に関してＣＰＵが取り扱っているページテーブルと同じ
ものが必要になる。この結果、ページテーブル全体を通
信装置内に格納するには大きなメモリが必要になるとい
う問題点がある。更に、ＣＰＵが論理アドレスと物理ア
ドレスとのマッピングを変更する毎に、通信装置内のペ
ージテーブルを変更する必要があるので、この結果、発
生するオーバヘッドが非常に大きいという問題点があ
る。

【００１５】さらに、複数のＵＰを１つのプロセッサで
処理する場合には、ＯＳによるシステムコールを使用し
て、ＯＳによるプロセッサ間通信を行なう。しかし、こ
の場合には、上述したようにシステムコール時のプロセ
ス切り替えのオーバヘッドの問題点がある。

【００１６】また、２つのＵＰ（ＵＰ１とＵＰ２）間で
プロセス切り替えを行なう時点では送信装置に依頼され
た送信処理がすべて完了していない場合が起こる。即
ち、ＣＰＵは、ＵＰ１からＵＰ２に割り当てが変更され
るが、その時点で、ＵＰ１のＨＢ（メッセージヘッダバ
ッファ）には未処理のヘッダが残ったままになっている
場合が起こる。これらのＵＰ１の送信処理はＣＰＵがＵ
Ｐ２に切り替えた後も処理しなければならない。従っ
て、ある時点では、ＣＰＵで実行されているＵＰと、送
信装置で実行されている送信処理依頼を行なったＵＰが
異なる場合が起こる。

【００１７】本発明の課題は、プロセッサのメモリ上に
メッセージヘッダの書き込み領域を指示する送信装置の
ポインタレジスタと同一の指示値を格納するポインタレ
ジスタコピーを備え、送信処理依頼の際、ＣＰＵによ
り、送信装置内のポインタレジスタの代わりに、ポイン
タレジスタコピーが指示する領域にメッセージヘッダの
書き込みを行ない、また、送信装置からアドレスの読み
出しを、メモリ上でラストポインタとポインタレジスタ
のコピーとの指示値が一致した場合だけとし、ユーザプ
ロセスからの送信を、システムコールすることなく直接
処理し、また、ユーザプロセスから送信できるプロセッ
サの場合、ソースアドレス、および、宛先メモリアドレ
スを、ＯＳにより所定の範囲に限定し、ユーザプロセス
からのすべての送信処理依頼の完了を知らせる割り込み
を設けることにより、プロセッサ内で、ＣＰＵと通信装
置との間の情報の授受回数を減少させ、ユーザプロセス
からの通信を直接、安全に、かつ、高速にでき、１つの
プロセッサ上で複数のユーザプロセスを処理できるプロ
セッサ間通信の方法および装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明によるプロセッサ
間通信の方法では、ＣＰＵと、メモリと、受信装置およ
び送信装置を有するプロセッサ間の通信装置とを備え、
プロセッサ間ネットワークにより接続される複数のプロ
セッサ間通信の方法において、前記メモリは、前記ＣＰ
Ｕにより送信されるメッセージのヘッダを格納するＨＢ
（メッセージヘッダバッファ）と、該ヘッダの次に書き
込まれるヘッダのアドレスを指示するＰＲ（ポインタレ
ジスタ）と同一の指示値を格納するＰＲコピーとを備
え、また、前記送信装置は、前記ＨＢに対する前記ＰＲ
と、次に処理するヘッダのアドレスを指示するＣＴ（カ
ウンタ）とを備えている。

【００１９】一方、前記ＣＰＵは、前記メモリ上にある
ＰＲコピーの指示値により指示されるＨＢのアドレスに
ヘッダを書き込んだのち、前記ＰＲの指示値と該ＰＲコ
ピーの指示値とを次のヘッダを書き込むアドレスに更新
し、また、前記送信装置は、前記ＰＲの指示値と前記Ｃ
Ｔの指示値との相違により送信処理要求を知った際、該
ＣＴにより指示されるメモリ領域からヘッダを読み出し
てメッセージの送信処理を行ない、該送信処理の終了時
点で、次に処理するヘッダの格納アドレスを指示するよ
うに前記ＣＴを更新し、前記ＰＲの指示値とＣＴの指示
値とが一致するまで、前記送信処理を行なっている。

【００２０】また、追加の手段として、前記メモリはＨ
Ｂで使用できる最後の領域を指示するＬＰ（ラストポイ
ンタ）を有し、前記ＣＰＵは、ＣＰＵがヘッダを書き込
む際、メモリ上で該ＬＰの指示値と前記ＰＲコピーの指
示値とを比較し、同一値の場合のみ、前記送信装置のＣ
Ｔの指示値を読み出して該ＬＰの指示値を該ＣＴが指示
する前記ＨＢアドレスのアドレスの１つ手前に更新設定
する一方、該更新設定ののち、なお、ＬＰの指示値とＰ
Ｒのコピーの指示値とが一致した場合にはヘッダの書き
込みを中止している。

【００２１】また、更に追加の手段として、前記ＨＢ、
ＰＲ、ＣＴ、ＰＲコピー、および、ＬＰそれぞれがＵＰ
（ユーザプロセス）用およびＯＳ（オペレーティングシ
ステム）用の２組を備え、前記ＣＰＵ上でＵＰとＯＳが
動作する際、前記送信装置は、ＵＰ用で前記ＰＲの指示
値と前記ＣＴの指示値とが相違する場合にはＵＰからの
送信処理依頼と判断する一方、ＯＳ用でＰＲの指示値と
ＣＴの指示値とが相違する場合にはＯＳからの送信処理
要求依頼と判断し、また、ＵＰ用およびＯＳ用両者の指
示値が相違する場合には、ＯＳからの送信依頼と判断し
て送信処理を行なっている。

【００２２】上記手段において、前記ＵＰがプロセッサ
間通信を行なう場合、前記送信装置は、前記ＯＳにより
予め設定されたマスク値を有するＭＫＲ（マスクレジス
タ）と、前記ＯＳにより予め設定されたオフセット値を
有するＯＦＦ（オフセットレジスタ）とを備え、前記Ｕ
Ｐのヘッダにより指定された宛先プロセッサ番号を、前
記マスク値およびオフセット値によって制限された番号
に置き換えて送信処理している。また、前記送信装置
は、前記ＯＳにより予め指定されたビットをＳＡＲ（ソ
ースアドレスレジスタ）に有し、前記ＵＰのヘッダによ
り指定された、送信するデータを格納するソースアドレ
スのビットの一部を、該ＳＡＲに予め指定されたビット
に置き換える一方、前記ＯＳにより予め指定されたビッ
トをＤＡＲ（デスティネーションアドレスレジスタ）に
有し、前記ＵＰのヘッダにより指定された、宛先プロセ
ッサのメモリ上の書き込み領域を示す宛先メモリアドレ
スのビットの一部を、該ＤＡＲに予め指定されたビット
に置き換えて、送信処理している。

【００２３】前記手段において、複数のＵＰが前記プロ
セッサ上で動作している場合、前記ＯＳは、各ＵＰごと
に前記ＨＢをメモリ上に設けている。また、前記ＯＳ
は、現在実行しているＵＰであるＵＰ１を他のあるＵＰ
２に切替える時点で、ＵＰ２から参照される前記ＵＰ用
ＰＲとＣＴの論理アドレスを、送信装置内のレジスタで
ある前記ＵＰ用ＰＲとＣＴの物理アドレスではなく、前
記メモリ上に設けた仮ＰＲと仮ＣＴの物理アドレスに変
換されるようにページテーブルを設定し、前記メモリ上
にあるＵＰ２用の退避領域から退避したＰＲとＣＴの値
を読み出しメモリ上の仮ＰＲと仮ＣＴに設定し、前記送
信装置内のアイドル割り込み許可ビットに１を書き込
み、ＵＰ１用ＨＢ内の処理すべき送信処理依頼がすべて
処理されたことを示す前記送信装置からのアイドル割り
込みを待ち、ＣＰＵをＵＰ２に割り当てる。前記送信装
置内は、前記ＵＰ用ＰＲとＣＴが同じ値になったときに
ＣＰＵに対してアイドル割り込みを起こし、ＳＴＯＰビ
ットを１にし、送信処理を停止する。

【００２４】また、前記ＯＳは、前記送信装置からアイ
ドル割り込みが起こると、前記送信装置内のＵＰ用Ｐ
Ｒ、ＣＴ、ＳＡＲ、ＤＡＲ、ＭＫＲ、ＯＦＲの値を前記
メモリ上にあるＵＰ１用の退避領域に格納し、前記メモ
リにあるＵＰ２用の退避領域内のＳＡＲ、ＤＡＲ、ＭＫ
Ｒ、ＯＦＲの値を前記送信装置の各レジスタに設定し、
メモリ上にあるＵＰ２の前記仮ＰＲと前記仮ＣＴの値を
前記送信装置内のＵＰ用ＰＲとＣＴに設定し、ＵＰ２か
ら参照される前記ＵＰ用ＰＲとＣＴの論理アドレスを、
送信装置内のレジスタである前記ＵＰ用ＰＲとＣＴの物
理アドレスに変換されるようにページテーブルを設定
し、前記アイドル割り込み許可ビットを０にし、前記Ｓ
ＴＯＰビットを０にし前記停止状態を解除し、割り込み
から復帰することにより、前記ＣＰＵでのＵＰ２を実行
を継続する。

【００２５】また、本発明によるプロセッサ間通信の装
置は、プロセッサ間ネットワークにより接続される複数
のプロセッサそれぞれに備えられ、プロセッサ間の通信
を行なう装置において、該プロセッサは、ＣＰＵ（中央
処理ユニット）と、メモリと、受信装置および送信装置
を有するプロセッサ間の通信装置とを備えている。

【００２６】メモリは、前記ＣＰＵにより送信されるメ
ッセージのヘッダを格納するＨＢ（メッセージバッフ
ァ）と、前記ＣＰＵにより該ＨＢに次に書き込まれるヘ
ッダを格納する領域のアドレスを格納するＰＲ（ポイン
タレジスタ）と同一の指示値を格納するＰＲコピーと、
前記ＨＢで使用できる最後の領域を示すＬＰ（ラストポ
インタ）とを備えている。

【００２７】また、前記送信装置は、該ＰＲと、次に処
理するメッセージのヘッダを前記メモリ上に指示するＣ
Ｔ（カウンタ）と、該ＰＲの指示値と該ＣＴの指示値と
を比較し、相違を検出するＲＬ（比較器）と、該ＲＬに
より相違が検出された場合、送信処理要求と判断し、該
ＣＴにより指示されるメモリ箇所からヘッダを読み出し
てメッセージの送信処理を行ない、該送信処理の終了時
点で、次に処理するヘッダの格納アドレスを指示するよ
うに前記ＣＴを更新し、前記ＰＲの指示値とＣＴの指示
値とが一致するまで、前記送信処理を行なう送信処理手
段とを備えており、また、前記受信装置は、前記プロセ
ッサ間ネットワークから受けたメッセージのヘッダを格
納するＨＲ（メモリヘッダレジスタ）と、前記メモリ上
に予め用意されたＭＢ（メッセージバッファ）のアドレ
スを格納するＢＡＲ（バッファアドレスレジスタ）とを
備え、メッセージを受けた際、ヘッダを該ＨＲに格納す
ると共に、ヘッダ内にある宛先メモリアドレスまたは、
前記ＢＡＲにより指示されるメモリのアドレスに格納す
る受信処理手段を備えている。

【００２８】更に、前記ＣＰＵは、前記メモリ上にある
ＰＲコピーにより指示されるＨＢのアドレスにヘッダを
書き込んだのち、前記ＰＲと前記ＰＲコピーとの指示値
を次のヘッダを書き込むアドレスに更新するＰＲ更新手
段と、該ＰＲ更新の際、該ＰＲコピーと前記ＬＰとの指
示値を比較する比較手段と、該比較手段から指示値の一
致を通知された場合、前記送信装置のＣＴの指示値を読
み出し、前記ＬＰの指示値を該ＣＴの指示値の１つ手前
の値に更新するＣＴ更新手段と、該ＣＴ更新の後も、Ｐ
ＲとＬＰの指示値が同一の場合にはヘッダの書き込みを
中止する中止手段とを備えている。

【００２９】また、上記構成に追加して、前記送信装置
は、前記ＰＲ、ＣＴ、およびＲＬをＵＰ（ユーザプロセ
ス）用およびＯＳ（オペレーティングシステム）用に２
組備え、かつ、送信するメッセージの種類を格納し、Ｕ
Ｐ用ＲＬおよびＯＳ用ＲＬ両方の出力を受け、前記ＣＰ
ＵでＵＰおよびＯＳが動作する際、ＵＰ用ＲＬで指示値
の相違が検出された場合にはＵＰからの送信処理依頼の
発生と判断する一方、ＯＳ用ＲＬで指示値の相違が検出
された場合にはＯＳからの送信処理依頼の発生と判断
し、また、両者が相違する場合には、ＯＳからの送信処
理依頼の発生と判断することによりＵＰおよびＯＳの一
方を選択するＳＱ（シーケンサ）と、該ＳＱから送信処
理依頼の発生を通知された際、該当するＣＴが指示して
いるメモリのアドレスからヘッダを読み出し、該ヘッダ
内の各情報を該当する各レジスタに格納すると共に、該
当メッセージがＵＰ用かＯＳ用かを示すメッセージの種
別情報を設定して送信処理を行ない、該メッセージの処
理を終了する際、次のメッセージヘッダを指示するよう
に該当するＣＴの指示値を更新する送信処理手段とを備
えている。

【００３０】また、更に追加される構成として、前記ヘ
ッダは、少なくとも、宛先プロセッサを指定する情報
（以後、宛先プロセッサ番号）、メッセージの受信終了
時に割り込みを起こすか否かを指定する受信終了割り込
みビット、メッセージの長さ情報（以後、メッセージ語
数）、メモリに格納されているメッセージ本体の先頭ア
ドレス（以後、ソースアドレス）、メッセージを送る送
り先プロセッサのメモリアドレス（以後、宛先メモリア
ドレス）、並びに、少なくとも、メッセージの処理先お
よび書き込み先を区別するメッセージの種類を表す情報
（以後、メッセージ種別）を含んでおり、前記送信装置
は、前記ＰＲ、ＣＴ、ＲＬに加えて、宛先プロセッサ番
号を格納するＥＲ（宛先プロセッサ番号レジスタ）と、
前記ソースアドレスを格納するＳＡＲ（ソースアドレス
レジスタ）と、前記宛先メモリアドレスを格納するＤＡ
Ｒ（宛先アドレスレジスタ）とを、ＵＰ（ユーザプロセ
ス）用およびＯＳ（オペレーティングシステム）用に２
組備え、かつ、前記ＳＱに加えて、転送する前記メッセ
ージ語数を格納するＬＲ（メッセージ語数レジスタ）
と、前記ＵＰのヘッダ内の宛先プロセッサ番号を制限す
るための数値を前記ＯＳにより格納されるＭＫＲ（マス
クレジスタ）およびＯＦＲ（オフセットレジスタ）と、
前記ＵＰによる送信処理依頼があった場合、ＵＰ用の前
記ＨＢからヘッダ内の宛先プロセッサ番号を読み出し、
読み出した該宛先プロセッサ番号と前記ＭＫＲの格納値
とを入力する論理積回路と、論理積回路の出力値と前記
ＯＦＲの格納値とを入力し、前記ＥＲに宛先プロセッサ
番号として出力する論理和回路とを備えている。

【００３１】また、上記構成に加えて、ＵＰ用の前記Ｓ
ＡＲは、ＵＰのメッセージのヘッダ内に含まれるソース
アドレスの一部のビットに置き換えるためにＯＳにより
予め指定された置換ビットを格納する領域と、該置換ビ
ット以外の部分を格納するＵＰにより指定されたソース
アドレス部分の領域とを有し、前記送信装置は、ＵＰに
よる送信処理依頼があった場合、前記メモリ内のヘッダ
から読み出されたソースアドレスをＵＰ用のＳＡＲに格
納し、メッセージの本体を読み出す際には、ＵＰに指定
されてＳＡＲに格納されたソースアドレスに前記置換ビ
ットの数値を組み合わせたアドレスから、メッセージ本
体を読み出して、プロセッサ間ネットワークに送出する
送信処理手段を有している。

【００３２】他方、ＵＰ用の前記ＤＡＲは、ＵＰのメッ
セージのヘッダ内に含まれる宛先メモリアドレスの一部
のビットに置き換えるためＯＳにより予め指定された置
換ビットを格納する領域と、該置換ビット以外の部分を
格納するＵＰにより指定された宛先メモリアドレス部分
の領域とを比較し、前記送信装置は、ＵＰによる送信処
理依頼があった場合、前記メモリ内のヘッダから読み出
された宛先メモリアドレスをＵＰ用のＤＡＲに格納し、
メッセージをプロセッサ間ネットワークに送出する際に
は、ＵＰに指定されてＤＡＲに格納された宛先メモリア
ドレスに前記置換ビットの数値を組み合わせたアドレス
をメッセージの宛先メモリアドレスとして送出する送信
処理手段を有している。

【００３３】さらに、前記ＳＱは、１を書き込むと新た
な送信処理の開始を行なわなくなるＳＴＯＰビットと、
アイドル割り込み許可ビットを有し、前記ＣＰＵが該ア
イドル割り込み許可ビットに１を書き込むと、ＳＱは、
ＵＰ用ＰＲとＵＰ用ＣＴの値が等しくなったときにＣＰ
Ｕに割り込みを行ない、ＳＴＯＰビットに１を書き込み
停止するアイドル割り込み発生手段を有している。

【００３４】

【作用】上記構成により、ＣＰＵと通信装置間との間の
送信処理依頼が、メモリ上のＨＢ（メッセージヘッダバ
ッファ）を介して独立して動作し、実行できる。また、
ＰＲコピーの指示値がＬＰ（ラストポインタ）の指示値
と同じになるまでは、ＣＰＵが送信装置の処理の進み具
合を確かめずに送信処理要求の依頼ができる。

【００３５】また、ＵＰ用とＯＳ用の２つのＨＢ（メッ
セージヘッダバッファ）を用いることにより、各ＨＢを
異なるメモリページ上に設けられるので、ＵＰ（ユーザ
プロセス）とＯＳ（オペレーティングシステム）との間
でのメッセージヘッダの破壊等をなくすことができる。
また、ＵＰが直接メッセージヘッダを作成して通信装置
に送信処理を要求することができるので、ＵＰからのプ
ロセッサ間の高速な通信が実現できる。

【００３６】更に、この構成により、プロセッサ間の通
信上、誤りのない指定を必要とする、宛先プロセッサ番
号、ソースアドレス、宛先メモリアドレスに関しても、
少ないハードウェア量で保護されることができ、システ
ムダウンが完全に回避できる。

【００３７】また、宛先プロセッサ番号は、ＯＳにより
予め指定されたＭＫＲとＯＦＲとによって、同じプロセ
ッサの集合に制限される。この結果、誤った宛先プロセ
ッサ番号を指定しても、メッセージは、同一のＵＰ内に
届き、他のＵＰには届くことはない。

【００３８】また、アドレスレジスタの一部を使用し
て、ソースアドレスと宛先メモリアドレスの一部のビッ
トをＯＳが指定したビットと置き換えるため、メモリの
一部分しかアクセスすることができない。この結果、メ
モリマップされていないアドレスからの読み出しがな
く、かつ、ＯＳのデータが破壊されることない。

【００３９】メモリ上にＨＢを設けているため、複数の
ＵＰのＨＢをメモリ上に同時にとることができ、アイド
ル割り込みを用いることにより、ＯＳは、ＣＰＵのプロ
セス切り替え時に、送信装置が処理しているＵＰのすべ
ての送信処理の完了を知ることができる。その時点で、
送信装置内のＵＰ用ＰＲ、ＵＰ用ＣＴ、ＭＫＲ、ＯＦ
Ｒ、ＳＡＲ、ＤＡＲをこのＵＰの退避領域に退避し、次
に実行するＵＰの退避してある値を送信装置内のＭＫ
Ｒ、ＯＦＲ、ＳＡＲ、ＤＡＲに設定することにより、Ｕ
Ｐの切り替え処理を行なうことができる。この結果、複
数のＵＰを１つのプロセッサ上で処理する場合でも、Ｕ
Ｐが直接、プロセッサ間通信装置を使用して、高速かつ
安全な通信を行なうことが可能である。

【００４０】

【実施例】次に、本発明について図を参照して説明す
る。

【００４１】図１は、本発明の一実施例を示す機能ブロ
ック図である。図１に示されるように、複数のプロセッ
サ１は、プロセッサ間ネットワーク２によって接続され
ており、バス１０により接続される。ＣＰＵ１１、メモ
リ１２、および、通信装置１３を備え、通信装置１３
は、送信装置１５および受信装置１６を有している。

【００４２】メモリ１２は、ＵＰ（ユーザプロセス）用
ＨＢ（メッセージヘッダバッファ）２１、ＯＳ（オペレ
ーティングシステム）用ＨＢ２２、および、ＭＢ（メッ
セージバッファ）２３を有している。このＭＢ２３は、
通常、ＨＢ２１、２２と同様にＵＰ用およびＯＳ用を設
けているが、図１では省略して１つのバッファだけが示
されている。各ＨＢ２１、２２には、メッセージヘッダ
２４が、また、メモリ１２上にはメッセージの本体２５
がそれぞれ格納されている。また、各ＨＢ２１、２２に
対してはメモリ１２上に、ＬＰ（ラストポインタ）２１
１、２２およびＰＲ（ポインタレジスタ）コピー２１
２、２２２が設けられている。メモリ１２の詳細につい
ては、図２を参照して後述する。

【００４３】通信装置１３の送信装置１５は、ＵＰ用お
よびＯＳ用にＡＲ（アドレスレジスタ）３０、４０、Ｐ
Ｒ（ポインタレジスタ）３１、４１、ＣＴ（カウンタ）
３２、４２、および、ＥＲ（宛先プロセッサ番号レジス
タ）３３、４３を備え、更に、ＵＰ用には、ＭＫＲ（マ
スクレジスタ）５１およびＯＦＲ（オフセットレジス
タ）５２を備えている。また、送信装置には、ＵＰのＨ
Ｂに処理すべきヘッダがない時に割り込みが起こること
を指定するアイドル割り込みビットを備えている。この
詳細については、図４を参照して後述する。

【００４４】通信装置１３の受信装置１６は、ＵＰ用の
ＢＡＲ（バッファアドレスレジスタ）６１およびＯＳ用
のＢＡＲ６２、並びにＨＲ（メッセージヘッダレジス
タ）６３を備えている。ＢＡＲ６１、６２は、受けたメ
ッセージ本体をメモリ１２上に格納するＭＢ２３におけ
るアドレスを格納する。また、ＨＲ６３は受けたメッセ
ージヘッダを格納する。

【００４５】ここで、図１、図２および図３を併せ参照
してプロセッサ１のメモリ１２に格納されるメッセージ
について説明する。

【００４６】メッセージはヘッダ２４および本体２５を
有し、図示されているＵＰ用のメッセージでは、ヘッダ
２４はＨＢ２１に格納され、本体はメモリ１２上に格納
されているものとする。

【００４７】図２に示されているように、ＵＰ用のＨＢ
２１に対して、メモリ１２（図１）上には、ＬＰ２１１
と送信装置１５のＵＰ用ＰＲ３１（図１）と同一の内容
を示すＰＲコピー２１２とが設けられ、ＰＲコピー２１
２により示されるＨＢ２１のヘッダ領域に、次のメッセ
ージのヘッダが書き込まれる。ＬＰ２１１はＨＢ２１上
で、メッセージヘッダを書き込む最後のヘッダ領域を指
示し、この指示は、ＣＰＵ１１（図１）がメッセージヘ
ッダを書き込む際、ＰＲコピー２１２の指示と比較され
る。

【００４８】この比較の結果、図２に示されるように、
ＬＰ２１１の指示とＰＲコピー２１２の指示とが一致し
た場合、ＣＰＵ１１は、送信装置１５のＵＰ用ＣＴ３２
（図１）から指示値２１３を読み出し、図３に示される
ように、ＣＴ３２の指示値２１３の１つ前のヘッダ領域
を指示するようにＬＰ２１５を設定すると共に、ＰＲコ
ピー２１２により指示されているヘッダ領域にメッセー
ジヘッダを書き込み、送信装置１５に送信処理を依頼す
る。

【００４９】ＣＰＵ１１がメッセージヘッダを書き込む
際、図３に示される状態からメッセージヘッダが順次書
き込まれ、ＰＲコピー２１２の指示値がＬＰ２１４の指
示値と一致したにも拘らず、送信処理が終了せず、ＣＴ
３２の指示値２１３が変化しなかった場合にも、上記の
動作が実行されるが、ＬＰ２１４の指示設定に変化がな
いことになる。このことは、メッセージヘッダの書き込
み領域が満杯状態を意味しているので、この送信処理は
エラーにしている。

【００５０】ＯＳ用のＨＢ２２についても同様である。

【００５１】次に図２を参照してメッセージのヘッダ２
４の内容について説明する。

【００５２】メッセージヘッダ２４には、図２に示され
るように、宛先プロセッサ番号２４１、メッセージ語数
２４２、ソースアドレス２４３、宛先メモリアドレス２
４４、および、メッセージ種別２４５が格納されるもの
とする。

【００５３】メッセージ語数２４２は転送されるデータ
であるメッセージ本体の長さを示す。ソースアドレス２
４３はメッセージ本体２５を格納するメモリ１２（図
１）の本体２５の格納アドレスを示す。宛先メモリアド
レス２４４には、転送元プロセッサにより転送先プロセ
ッサのメモリアドレスが指定される際に、この指定され
るメモリアドレスが格納される。

【００５４】メッセージ種別２４５には、メッセージの
種類を示すビットがある。即ち、メッセージ種別２４５
には、（１）格納先アドレスが、転送元プロセッサによ
り指定された転送先プロセッサのメモリアドレスか、ま
たは、転送先プロセッサにより指定されるアドレス、即
ち、図１に示されたＢＡＲ６１、６２によって指定され
るアドレスかを示す情報、（２）格納するメッセージ
が、ＵＰからのものか、または、ＯＳからのものかを示
す情報、等がある。

【００５５】次に、図５を参照して図１の送信装置１５
の構成について説明する。

【００５６】送信装置１５では、上記、図１を参照して
説明したように、ＵＰ（ユーザプロセス）用とＯＳ（オ
ペレーティングシステム）用とのほぼ２組の構成要素が
備えられ、図１で説明した構成要素に対して、ＲＬ（比
較器）３４、４４が加えられ、また、ＡＲ（アドレスレ
ジスタ）３０、４０、には、ＳＡＲ（ソースアドレスレ
ジスタ）３５、４５、およびＤＡＲ（宛先メモリアドレ
スレジスタ）３６、４６が設けられている。更に、ＵＰ
用には、宛先プロセッサ番号の制限に使用される論理積
回路５３および論理和回路５４が備えられ、また、Ｕ
Ｐ、ＯＳ共通に、ＬＲ（メッセージ語数レジスタ）５
５、ＳＱ（シーケンサ）５６、および、ＭＵＸ（多重変
換装置）５７、５８が備えられている。

【００５７】また、ＵＰ用のＨＢに処理すべきヘッダが
なくなったことを伝えるためのアイドル割り込み回路が
備えられている。アイドル割り込み回路には、アイドル
割り込みを発生させるかどうかを決めるアイドル割り込
みビットがある。

【００５８】ＲＬ３４、４４は、ＰＲ３１、４１とＣＴ
３２、４２とに格納されている数値を比較し、相違する
際に相違をＳＱ５６に通知する。ＳＡＲ３５、４５に
は、メッセージヘッダ２４（図２参照）のソースアドレ
ス２４３が格納され、ＤＡＲ３６、４６には、メッセー
ジヘッダ２４の宛先メモリアドレス２４４が格納され
る。また、ＬＲ５５には、メッセージヘッダ２４のメッ
セージ語数２４２が格納される。ＳＱ５６は、ＲＬ３４
およびＲＬ４４の少なくとも一方から、格納指示値の相
違通知を受けた際、この格納指示値の相違通知を受けた
ことを、ＣＰＵ１１から送信装置１５が受けた送信処理
依頼と判断し、送信処理を開始する。

【００５９】また、ＳＱ５６は、ＲＬ３４、４４の両者
から格納指示値の相違を受けた場合、ＯＳ用ＲＬ４４か
らの通知を優先とし、ＯＳからのメッセージ送信処理依
頼と判断して送信処理をする。

【００６０】次に、図１および図５を併せ参照し、ＯＳ
によるメッセージの送信について説明する。

【００６１】ＣＰＵ１１は、メモリ１２のＯＳ用ＨＢ２
２上にあるＯＳ用ＰＲコピー２２２に格納されるアドレ
スにより指示されるヘッダ領域にメッセージのヘッダを
作成格納する。この際、ＰＲコピー２２２の指示がＯＳ
用ＬＰ２２１の指示と同一の場合、ＣＰＵ１１は、ＬＰ
２２１の更新を行なうと共に、ＯＳ用ヘッダをＨＢ２２
に書き込む。この手順で、ＬＰ２２１の更新ができない
場合、上述のように、このメッセージヘッダをＨＢ２２
に書き込むことはできない。

【００６２】ＣＰＵ１１は、ＯＳ用メッセージのヘッダ
をＨＢ２２に書き込んだ後、メモリ１２上のＰＲコピー
２２２と、送信装置１５内のＯＳ用ＰＲ４１とのアドレ
スを、次のヘッダを書き込むアドレスに更新して格納す
る。送信装置１５のＯＳ用では、ＲＬ（比較器）４４
が、ＣＰＵ１１により格納されたＰＲ４１の格納指示値
をＣＴ４２の格納指示値と比較し、格納指示値の相違を
ＳＱ（シーケンサ）５６に通知する。ＳＱ５６は、この
格納指示値の相違通知を受けたことを、ＣＰＵ１１から
送信装置１５が受けた送信処理依頼と判断し、送信処理
を開始する。

【００６３】送信処理では、まず、送信装置１５が、Ｏ
Ｓ用のＣＴ４２に格納されているアドレスにより、メモ
リ１２のＯＳ用ＨＢ２２に格納されているメッセージの
ヘッダから、図２に示されると同様の、宛先プロセッサ
番号、メッセージ語数、ソースアドレス、および、メッ
セージ種別を読み出し、さらに、メッセージ種別で送信
側が指定した受信側のメモリアドレスにメッセージ本体
を書き込む場合には、宛先メモリアドレスも読み出す。

【００６４】送信装置１５は、読み出した宛先プロセッ
サ番号をＯＳ用のＥＲ（宛先プロセッサ番号レジスタ）
４３に、メッセージ語数をＬＲ５５に、ソースアドレス
をＯＳ用のＳＡＲ４５に、また、宛先メモリアドレスを
ＯＳ用のＤＡＲ４６に、それぞれ格納した後、ＭＵＸ５
８でヘッダを改めて構築してプロセッサ間ネットワーク
２に送出する。この場合、送出されるヘッダのメッセー
ジの種別には、ＯＳからのメッセージである情報が加え
られる。

【００６５】ヘッダの送出に続いて、送信装置１５は、
ＯＳ用のＳＡＲ４５に格納されたアドレスによりメモリ
１２から、ＬＲ５５に格納されたメッセージ語数分のメ
ッセージ本体を読み出し、ＭＵＸ５８を介してプロセッ
サ間ネットワーク２に送出してメッセージの送信を終了
する。

【００６６】メッセージの送信処理終了により、送信装
置１５は、ＯＳ用ＣＴ４２の計数値を次に送出するメッ
セージのヘッダ格納領域を指示する数値に更新する。

【００６７】次に、図１、図２および図４を併せ参照し
て、１つのプロセッサで１つのＵＰが実行されている場
合を例にとり、ＵＰからのメッセージの転送について説
明する。

【００６８】ＯＳは、送信装置１５の初期設定で、ＵＰ
用ＳＡＲ３５の一部のＳＡＲ３７、および、ＤＡＲ３６
の一部のＤＡＲ３８にそれぞれ所定のビットを予め設定
するものとする。

【００６９】また、ＯＳは、送信装置１５内のＭＫＲ
（マスクレジスタ）５１およびＯＦＲ（オフセットレジ
スタ）５２の値を、ＵＰ用に割り当てられたプロセッサ
番号の集合を表現するように、予め設定するものとす
る。

【００７０】まず、前述のＯＳの場合と同様、ＣＰＵ１
１は、メモリ１２のＵＰ用ＨＢ２１上にあるＵＰ用ＰＲ
コピー２１２に格納されるアドレスにより指示されるヘ
ッダ領域にメッセージのヘッダを作成格納する。この
際、ＵＰ用ＰＲコピー２１２の指示がＵＰ用ＬＰ２１１
の指示と同一の場合、ＣＰＵ１１は、ＬＰ２１１の更新
を行なうと共に、ＵＰ用のヘッダをＨＢ２１に書き込
む。この手順で、ＬＰ２１１の更新ができない場合、上
述のように、このメッセージのヘッダを書き込むことが
できない。

【００７１】ＣＰＵ１１は、ＵＰ用メッセージのヘッダ
をＨＢ２１に書き込んだ後、メモリ１２上のＰＲコピー
２１２と、送信装置１５内のＵＰ用ＰＲ３１とのアドレ
スを、次のヘッダを書き込むアドレスに更新して格納す
る。送信装置１５のＵＰ用側では、ＲＬ（比較器）３４
が、ＣＰＵ１１により格納されたＰＲ３１の格納指示値
をＣＴ３２の格納指示値と比較し、格納指示値の相違を
ＳＱ（シーケンサ）５６に通知する。ＳＱ５６は、この
格納指示値の相違通知をＯＳからではなく、ＵＰからだ
け受けたことを、ＣＰＵ１１から送信装置１５が受けた
ＵＰからの送信処理依頼と判断し、送信処理を開始す
る。

【００７２】送信処理では、まず、送信装置１５が、Ｕ
Ｐ用のＣＴ３２に格納されているアドレスにより、メモ
リ１２のＵＰ用ＨＢ２１に格納されているメッセージの
ヘッダ２４（図２参照）から、宛先プロセッサ番号２４
１、メッセージ語数２４２、ソースアドレス２４３、お
よび、メッセージ種別２４５を読み出し、さらに、メッ
セージ種別２４５で送信側が指定した受信側のメモリア
ドレスにメッセージ本体を書き込む場合には、宛先メモ
リアドレス２４４も読み出す。ここまでの手順はＯＳの
場合と同様である。

【００７３】送信装置１５は、読み出したメッセージ語
数をＬＲ５５に格納するが、ＵＰ用のＥＲ（宛先プロセ
ッサ番号レジスタ）３３には、ＵＰ用のメッセージヘッ
ダ２４に作成された宛先プロセッサ番号２４１とＭＫＲ
５１に格納されている数値とを論理積回路５３に入力し
て論理積をとり、この論理積値とＯＦＲ５２に格納され
ている数値とを論理和回路５４に入力して得た論理和値
が格納される。

【００７４】また、ＵＰ用のメッセージヘッダ２４に格
納されたソースアドレス２４３は、ＯＳによりＳＡＲ３
７に予め設定された部分以外の分だけ、ＵＰ用のＳＡＲ
３５に書き込まれる。宛先メモリアドレス２４４につい
ても、ＵＰ用のメッセージヘッダ２４に作成された宛先
メモリアドレス２４４は、ＯＳによりＤＡＲ３８に予め
設定された部分以外の分だけ、ＵＰ用のＤＡＲ３６に書
き込まれる。更に、メッセージ種別２４５には、このメ
ッセージがＵＰからのメッセージであるとの情報が加え
られる。

【００７５】メモリ１２からヘッダ２４に含まれる情報
を送信装置１５のＵＰ用の各レジスタに格納した後、送
信装置１５は、ＭＵＸ５８でヘッダを改めて構築してプ
ロセッサ間ネットワーク２に送出する。送出の際、送出
されるヘッダの宛先メモリアドレスは、今回書き込まれ
たＤＡＲ３６のアドレス値と、ＯＳにより予め設定され
たＤＡＲ３８のアドレス値とを組み合わせたアドレスに
形成される。

【００７６】ヘッダの送出に続いて、送信装置１５は、
ＵＰ用のＳＡＲ３５に格納されたアドレス値と、ＯＳに
より予め設定されたＳＡＲ３７のアドレス値とを組み合
わせたアドレスによりメモリ１２から、ＬＲ５５に格納
されたメッセージ語数分のメッセージ本体を読み出し、
ＭＵＸ５８を介してプロセッサ間ネットワーク２に送出
してメッセージの送信を終了する。

【００７７】メッセージの送信処理終了により、送信装
置１５は、ＵＰ用ＣＴ３２の計数値を次に送出するメッ
セージのヘッダ格納領域を指示する数値に更新する。

【００７８】次に、図１を参照してメッセージの受信に
ついて説明する。

【００７９】プロセッサ１の受信装置１６は、メッセー
ジをプロセッサ間ネットワーク２から受けた際、メッセ
ージのヘッダをＨＲ６３に格納する。以下の処理は、ヘ
ッダに含まれるメッセージ種別により相違する。

【００８０】まず、ＯＳからのメッセージで、かつ、受
信したプロセッサ１が設けたＭＢ２３に書き込む場合、
受信装置１６は、受信装置１６のＯＳ用ＢＡＲ６２に格
納されているアドレスにより指定された、メモリ１２の
ＭＢ２３のメモリ領域に、受けたメッセージの本体を書
き込む。この結果、ＢＡＲ６２の値は、メッセージ本体
のメッセージ語数分だけ増加した値に更新される。

【００８１】次に、ＵＰからのメッセージで、かつ、受
信したプロセッサ１が設けたＭＢ２３に書き込む場合、
受信装置１６は、受信装置１６のＵＰ用ＢＡＲ６１に格
納されているアドレスにより指定された、メモリ１２の
ＭＢ２３のメモリ領域に、受けたメッセージの本体を書
き込む。この結果、ＢＡＲ６１の値は、メッセージ本体
のメッセージ語数分だけ増加した値に更新される。

【００８２】次に、受けたメッセージ本体を、受けたメ
ッセージヘッダに指示される宛先メモリアドレスに書き
込む場合には、先に受け、ＨＲ６３に格納されたメッセ
ージヘッダに含まれている宛先メモリアドレスにより指
示されたメモリ１２に、受けたメッセージの本体を書き
込む。

【００８３】次に図１と図４と図５を併せ参照し、複数
のＵＰが１つのプロセッサ上で実行される場合のＵＰの
切り替え方法について説明する。

【００８４】プロセッサ上では、ＵＰ１とＵＰ２の２つ
のユーザプロセスが実行されているとする。ＵＰ１とＵ
Ｐ２は、メモリ１２上に、それぞれのＵＰ用ＨＢ２１を
持っており、それぞれのＨＢのヘッダを指示するＵＰ用
ＰＲ３１、ＵＰ用ＣＴ３２の値、また、ＯＳが予め設定
して制限する、ＳＡＲ３７、ＤＡＲ３８、ＭＫＲ５１、
ＯＦＲ５２の値は、ＵＰ１、ＵＰ２でそれぞれ異なって
いる。

【００８５】現在、ＵＰ１が実行されており、今、プロ
セス切り替えの時刻となり、ＯＳはＵＰ１からＵＰ２へ
のプロセスの切り替えを実行しようとしているとする。

【００８６】ＯＳは、まず、通常のプロセス切り替えと
同じようにＵＰ１が使用していたＣＰＵ内のレジスタ等
をメモリ１２上のＵＰ１用の退避領域に退避し、メモリ
１２上のＵＰ２の退避領域から、ＣＰＵのレジスタ等の
ＵＰ２の実行環境の復元を行なう。次に、ＯＳは、ＵＰ
２から参照されるＰＲとＣＴの論理アドレスを、送信装
置１５内のレジスタであるＵＰ用ＰＲ３１、ＵＰ用ＣＴ
３２の物理アドレスではなく、メモリ１２上の仮ＰＲと
仮ＣＴの物理アドレスに変換するようにページテーブル
を設定する。また、ＯＳは、メモリ１２上にあるＵＰ２
用の退避領域から退避されていたＰＲとＣＴの値を読み
出し、仮ＰＲと仮ＣＴに設定する。そして、ＯＳは、送
信装置１５内のＳＱ（シーケンサ）５６内のアイドル割
り込み許可ビット７１に１を書き込み、アイドル割り込
み許可とし、ＵＰ１が送信装置１５に依頼した送信処理
がすべて終った時点でアイドル割り込みが起こるように
する。そして、ＯＳは、ＣＰＵをＵＰ２に割り当て、Ｃ
ＰＵにおけるプロセス切り替えを終了する。

【００８７】新しくＣＰＵに割り当てられたＵＰ２が、
送信装置に送信処理を依頼する場合には、上述の通り、
ＵＰ２用のＨＢ２１にヘッダを書き込み、ＰＲコピーと
仮ＰＲを次のヘッダ領域を指示するように設定してい
く。この時点では、送信装置１５は、まだ、ＵＰ１のＨ
Ｂ２１に残っている送信処理依頼を処理しているので、
ＵＰ２が書き込んだヘッダは送信装置１５によって処理
されない。

【００８８】送信装置１５内のＳＱ５６は、ＵＰ用のＲ
Ｌ（比較器）３４からの出力が、ＵＰ用のＰＲ（ポイン
タレジスタ）３１とＵＰ用のＣＴ（カウンタ）３２が等
しくなったことを示した時に、ＳＴＯＰビット７２を１
にして新たな送信処理依頼を処理しないようにし、割り
込み発生回路７３を用いて、ＣＰＵ１に対してアイドル
割り込みを発生させる。

【００８９】アイドル割り込み処理ルーチンで、ＯＳ
は、いままで送信装置１５が実行していたＵＰ１のＵＰ
用ＰＲ３１、ＵＰ用ＣＴ３２、ＳＡＲ３７、ＤＡＲ３
８、ＭＫＲ５１、ＯＦＲ５２の値をメモリ１２上にある
ＵＰ１用の退避領域に退避する。

【００９０】次に、ＯＳは、メモリ１２上のＵＰ２用退
避領域から値を読み出し、送信装置１５内のＳＡＲ３
７、ＤＡＲ３８、ＭＫＲ５１、ＯＦＲ５２に書き込む。
そして、メモリ１２上にあるＵＰ２の仮ＰＲと仮ＣＴの
値を送信装置１５内のＵＰ用ＰＲ３１とＵＰ用ＣＴ３２
に書き込み、ＵＰ２から参照されるＰＲとＣＴの論理ア
ドレスを、送信装置１５内のＵＰ用ＰＲ３１とＣＴ３２
の物理アドレスに変換するようにページテーブルを設定
する。最後に、ＯＳは、アイドル割り込みビット７１に
０を書き込み、ＳＴＯＰビット７２に０を書き込み、送
信装置１５が新たな送信処理依頼を処理できるように
し、割り込み処理ルーチンから復帰する。

【００９１】この時点で、送信装置１５もＣＰＵ１と同
じプロセスＵＰ２を実行することになる。

【００９２】

【発明の効果】以上説明したように本発明によれば、プ
ロセッサのメモリ上にあるメッセージヘッダバッファに
ポインタレジスタのコピーを備え、このポインタレジス
タコピーがヘッダの書き込み領域を指示する送信装置の
ポインタレジスタと同一の指示値を有している。この結
果、送信処理依頼の際、ＣＰＵは、送信装置内のポイン
タレジスタからアドレスの読み出しをせず、メモリ上の
ポインタレジスタのコピーの指示値によりヘッダの書き
込みを行なっている。また、送信装置からのアドレスの
読み出しは、メモリ上でラストポインタの指示値とポイ
ンタレジスタコピーの指示値とが一致した場合だけ必要
である。

【００９３】この構成によって、メモリ上のデータを読
み出す時間より時間が長くかかる送信装置内のポインタ
レジスタ（ＰＲ）への読み出しをなくすことができ、更
に、送信装置内のカウンタ（ＣＴ）の読み出し頻度を、
メッセージヘッダバッファ内に格納できるヘッダ数分の
一に押えることができるので、通信時の処理速度を改善
し、速くできる。

【００９４】また、ユーザプロセスからの送信処理を、
システムコールすることなく、直接処理している。この
結果、プロセス切り替え処理のオーバヘッドがなくな
り、高速なプロセッサ間通信が実現できる。

【００９５】また、ユーザプロセスから送信できるプロ
セッサの場合、および、ソースアドレス、宛先メモリア
ドレスなど、ＯＳにより予め設定された範囲に限定でき
るため、ユーザプロセスで間違ったメッセージヘッダの
設定があっても、他のユーザが使用中のプロセッサに間
違ってメッセージが送られることが回避でき、また、Ｏ
Ｓが使用中のメモリ領域が壊れされることが防止でき
る。

【００９６】更に、論理的な値を使用していないので、
論理値から物理値に変換する処理は不要であり、ユーザ
プロセスが通信する場合でも、ＯＳが行なう送信処理と
同一の処理時間で、送信処理ができる。

【００９７】また、ユーザプロセスが１つのプロセッサ
に複数ある場合、ＣＰＵと送信装置で異なるプロセスが
処理される状態でも、システムコールを用いず、ユーザ
プロセスが直接、安全にプロセッサ間通信を実行するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す機能ブロック図であ
る。

【図２】図１のメモリ部分の一実施例を示す構成説明図
である。

【図３】図２の別の一実施例を示す構成図である。

【図４】図１の送信装置の一実施例を示す機能ブロック
図である。

【図５】図４のシーケンサの一実施例を示す機能ブロッ
ク図である。

【符号の説明】

１プロセッサ２プロセッサ間ネットワーク１０バス１１ＣＰＵ（中央処理ユニット）１２メモリ１３通信装置１５送信装置１６受信装置２１、２２ＨＢ（メッセージヘッダバッファ）２３ＭＢ（メッセージバッファ）２４ヘッダ（メッセージヘッダ）２５本体（メッセージ本体）３０、４０ＡＲ（アドレスレジスタ）３１、４１ＰＲ（ポインタレジスタ）３２、４２ＣＴ（カウンタ）３３、４３ＥＲ（宛先プロセッサ番号レジスタ）３４、４４ＲＬ（比較器）３５、４５ＳＡＲ（ソースアドレスレジスタ）３６、４６ＤＡＲ（宛先アドレスレジスタ）５１ＭＫＲ（マスクレジスタ）５２ＯＦＲ（オフセットレジスタ）５３論理積回路５４論理和回路５５ＬＲ（メッセージ語数レジスタ）５６ＳＱ（シーケンサ）５７、５８ＭＵＸ（多重変換装置）６１、６２ＢＡＲ（バッファアドレスレジスタ）６３ＨＲ（ヘッダレジスタ）７１アイドル割り込み許可ビット７２ＳＴＯＰビット７３割り込み発生回路２１１、２２１ＬＰ（ラストポインタ）２１２、２２２ＰＲコピー（ポインタレジスタコピ
ー）２４１宛先プロセッサ番号２４２メッセージ語数２４３ソースアドレス２４４宛先メモリアドレス２４５メッセージ種別

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/16 - 15/177 G06F 13/00 G06F 9/46 - 9/54

Claims

(57)【特許請求の範囲】

【請求項１】ＣＰＵ（中央処理ユニット）と、メモリ
と、受信装置および送信装置を有するプロセッサ間の通
信装置とを備え、プロセッサ間ネットワークにより接続
される複数のプロセッサ間通信の方法において、前記メモリは、前記ＣＰＵにより送信されるメッセージ
のヘッダを格納するＨＢ（メッセージヘッダバッファ）
と、該ヘッダの次に書き込まれるヘッダのアドレスを指
示するＰＲ（ポインタレジスタ）と同一の指示値を格納
するＰＲコピーとを備え、また、前記送信装置は、前記ＨＢに対する前記ＰＲと、
次に処理するヘッダのアドレスを指示するＣＴ（カウン
タ）とを備え、前記ＣＰＵは、前記メモリ上にあるＰＲ
コピーの指示値により指示されるＨＢのアドレスにヘッ
ダを書き込んだのち、前記ＰＲの指示値と該ＰＲコピー
の指示値とを次のヘッダを書き込むアドレスに更新し、また、前記送信装置は、前記ＰＲの指示値と前記ＣＴの
指示値との相違により送信装置要求を知った際、該ＣＴ
により指示されるメモリ領域からヘッダを読み出してメ
ッセージの送信処理を行い、該送信処理の終了時点で、
次に処理するヘッダの格納アドレスを指示するように前
記ＣＴを更新し、前記ＰＲの指示値とＣＴの指示値とが
一致するまで、前記送信処理を行い、前記メモリ上に、ＨＢで使用できる最後の領域を指示す
るＬＰ（ラストポインタ）を有し、前記ＣＰＵは、ＣＰ
Ｕがヘッダを書き込む際、メモリ上で該ＬＰの指示値と
前記ＰＲコピーの指示値とを比較し、同一値の場合にの
み、前記送信装置のＣＴの指示値を読み出して該ＬＰの
指示値を該ＣＴが指示する前記ＨＢのアドレスの１つ手
前に更新設定する一方、該更新設定ののち、なお、ＬＰ
の指示値とＰＲのコピーの指示値とが一致した場合には
ヘッダの書き込みを中止し、前記ＨＢ、ＰＲ、ＣＴ、ＰＲコピー、および、ＬＰそれ
ぞれがＵＰ（ユーザプロセス）用およびＯＳ（オペレー
ティングシステム）用の２組を備え、前記ＣＰＵ上でＵ
ＰとＯＳが動作する際、前記送信装置は、ＵＰ用で前記
ＰＲの指示値と前記ＣＴの指示値とが相違する場合には
ＵＰからの送信処理依頼と判断する一方、ＯＳ用でＰＲ
の指示値とＣＴの指示値とが相違する場合にはＯＳから
の送信処理要求依頼と判定し、また、ＵＰ用およびＯＳ
用両者の指示値が相違する場合には、ＯＳからの送信依
頼と判断して送信処理を行い、複数のＵＰが前記プロセッサ上で動作している場合、前
記ＯＳは、各ＵＰごとに前記ＨＢをメモリ上に設け、現
在実行しているＵＰであるＵＰ１を他のあるＵＰ２に切
替える時点で、ＵＰ２から参照される前記ＵＰ用ＰＲと
ＣＴの論理アドレスを、送信装置内のレジスタである前
記ＵＰ用ＰＲとＣＴの物理アドレスではなく、前記メモ
リ上に設けた仮ＰＲと仮ＣＴの物理アドレスに変換され
るようにページテーブルを設定し、前記メモリ上にある
ＵＰ２用の退避領域から退避したＰＲとＣＴの値を読み
出しメモリ上の仮ＰＲと仮ＣＴに設定し、前記送信装置
内のアイドル割り込み許可ビットに１を書き込み、ＵＰ
１用ＨＢ内の処理すべき送信処理依頼がすべて処理され
たことを示す前記送信装置からのアイドル割り込みを待
ち、ＣＰＵをＵＰ２に割り当て、また、前記送信装置内
は、前記ＵＰ用ＰＲとＣＴが同じ値になったときにＣＰ
Ｕに対してアイドル割り込みを起こし、ＳＴＯＰビット
を１にし、送信処理を停止することを特徴とするプロセ
ッサ間通信の方法。
【請求項２】前記ＯＳは、前記送信装置からアイドル割
り込みが起こると、前記送信装置内のＵＰ用ＰＲ、Ｃ
Ｔ、ＳＡＲ、ＤＡＲ、ＭＫＲ、ＯＦＲの値を前記メモリ
上にあるＵＰ１用の退避領域に格納し、前記メモリにあ
るＵＰ２用の退避領域内のＳＡＲ、ＤＡＲ、ＭＫＲ、Ｏ
ＦＲの値を前記送信装置の各レジスタに設定し、メモリ
上にあるＵＰ２の前記仮ＰＲと前記仮ＣＴの値を前記送
信装置内のＵＰ用ＰＲとＣＴに設定し、ＵＰ２から参照
される前記ＵＰ用ＰＲとＣＴの論理アドレスを、送信装
置内のレジスタである前記ＵＰ用ＰＲとＣＴの物理アド
レスに変換されるようにページテーブルを設定し、前記
アイドル割り込み許可ビットを０にし、前記ＳＴＯＰビ
ットを０にし前記停止状態を解除し、割り込みから復帰
することにより、前記ＣＰＵでのＵＰ２の実行を継続す
ることを特徴とする請求項１に記載のプロセッサ間通信
の方法。