KR100329690B1 - 반도체 에피택셜 기판의 제조 방법 - Google Patents

반도체 에피택셜 기판의 제조 방법 Download PDF

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Abstract

본 발명은 InyGa(1-y)As(0<y≤1) 결정 층을 채널 층으로서 지니는 GaAs 단결정 기판을 포함하는 반도체 에피택셜 기판(semiconductor epitaxial substrate) 및 이의 제조방법에 관한 것으로, 상기 InyGa(1-y)As 층의 조성과 두께는 InyGa(1-y)As 층과 InyGa(1-y)As 층의 주변을 구성하는 결정의 탄성 변형 한계 이내의 범위로 존재하며, 상기 반도체 에피택셜 기판은 채널 층과 채널 층에 전자를 공급하기 위한 전자 공여 층 사이에 반도체 층을 부가로 포함하며, 여기서, 반도체 층의 두께는 0.5 내지 5nm이고 밴드 간극 폭은 GaAs의 밴드 간극 폭으로부터 전자 공여 층의 밴드 간극 폭에 이르는 범위 이내의 값을 갖는다.

Description

반도체 에피택셜 기판의 제조방법
본 발명은 반도체 에피택셜 기판 및 이의 제조방법에 관한 것이다. 반도체 에피택셜 기판은 단결정 갈륨 아르제나이드(이후, "GaAs"라 칭함) 기판 상에 에피택셜 성장법에 의해 형성된다.
최근 들어, 반도체를 사용하는 각종 전자 소자가 발전되어 왔으며 이러한 산업 분야는 이후에도 끊임없이 진보되리라 예측되어진다. 이러한 산업 분야의 기본적인 물질인 반도체는 지금까지는 규소가 주로 사용되어 왔지만, 현재는 광 방출 특성 및 고속 특성이 우수한 화합물 반도체(예; GaAs)가 끊임없이 개발되고 있다.
소정의 성능을 갖는 각종 전자 소자는 일반적으로 필요한 특성을 갖는 결정층을 각종 방법, 예를 들면, 이온 사출법, 확산법, 에피택셜 성장법 등으로 단결정 기판에 적용시킴으로써 얻을 수 있다. 이러한 방법 중에서, 에피택셜 성장법이 불순물의 양 뿐만 아니라 결정 층의 조성 및 층 두께를 정확하게 조절할 수 있기 때문에 광범위하게 사용되어 왔다.
공지된 에피택셜 성장법의 예로서는 액체상 방법, 증기 상 방법 및 진공 중착법 중와 하나인 에피택셜 분자 비임 방법(이후, "MBE법"이라 칭함)을 포함한다. 특히, 중기 상 방법은 조절 특성이 양호하게 다량의 기판을 처리할 수 있기 때문에, 대량 생산시에 광범위하게 사용되어 왔다. 증기 상 방법 중에서, 금속-유기 화학 증착법(이후, "MOCVD법"이라 칭함)이 현재까지 광범위하게 사용되어져 왔다.
높은 전자 이동성 트랜지스터[high electron mobility transistor, 이하에서 "HEMT"라 칭함, 종종 마이크로파 통신용 저 소음 증폭기(low-noise amplifier)를 구성하는 부분으로서 중요한 변조 도핑된 장 효과 트랜지스터(modulation doped filed effect transistor, MODFET) 또는 헤테로 접합 필드 효과 트랜지스터(hetero-junction field effect transistor, HJFRT)라 칭함]는 전기장 효과 트랜지스터 중의 하나이다. 전기장 효과 트랜지스터에서 사용되는 결정은 위에서 기술한 증기 상 방법에 의해 필요한 구조를 지니는 GaAs 기판 위에 필요한 전자 특성을 갖는 GaAs 결정 및 AIGaAs 결정을 적층 성장시킴으로써 제조할 수 있다.
이러한 소자를 제조하기 위해 사용되는 물질로서, 결정 상수가 임의의 조성 물 중에서 서로 일치할 수 있고 양호한 결정 특성을 유지하면서 이들에 대한 각종의 헤테로 접합이 가능하다는 이유 때문에, GaAs 계열의 물질 및 A1GaAs 계일의 물질이 광범위하게 사용되어 왔다.
InyGa(1-y)As (0<y≤1)는 전자 이동 특성이 우수하고 조성에 따라 에너지 차를 상당히 변화시킬 수 있기 때문에, 헤테로 접합 물질로서의 특성이 우수하다. 그러나, GaAs에 대한 격자 정합(lattice conformity)이 불가능하기 때문에, 지금까지는 약 0.49의 y값에서 격자 정합이 가능한 InP 기판이 주로 사용되어 왔다.
본 기술 분야의 최근의 기술 진보로 인하여, 격자 부정합 시스템의 경우에도, 결정이 조성 및 층 두께를 조절하여 탄성 변형의 한계 내에 있도록 하는 경우, 전위 발생 등과 같은 결정 특성을 열악하게 저하시키지 않고 신뢰할만한 헤테르 접합이 가능하다는 것이 명백해졌다.
이러한 특수한 범위 내의 조성 및 층 두께의 변형된 층을 사용함으로써, GaAs 기판을 이용하는 에피택셜 기판의 경우에도, 에피택셜 기판의 일 부분에 InGaAs 층을 갖는 기판을 생성할 수 있다. 예를 들면, 정상 결정 성장 조건하에서, y가 0.15이고 층 두께가 약 l5nm인 InyGa(1-y)As 층은 결정 특성을 저하시키지 않고 GaAs 기판에서 성장시킬 수 있다. InyGa(1-y)Ga 층이 GaAs 완충제 층과 n-형 AlGaAs 전자 공여 층 사이에 삽입되는 구조를 지닌 에피택셜 기판을 사용함으로써, 통상적인 것과 비교하여 소음 특성이 우수한 HEMT를 제조할 수 있다.
기판으로서 GaAs를 사용하고 그의 일부에 변형된 층의 InGaAs를 포함하는 에피택셜 기판은 위에서 기술한 MBE법 또는 MOCVD법으로 제조할 수 있다. 그러나, 그와 같은 에피택셜 기판을 사용하는 소자의 특성과 생산성에는 문제가 발생한다. 즉, MBE법은 박층 조절 특성이 우수한 에피택설 성장법이지만, MBE법에 의해 형성된 결정은 수많은 표면 결합이 존재하기 때문에 생성되는 소자의 수율에 문제가 있을 뿐만 아니라 결정 성장 속도가 느리고 초고진공을 필요로 하기 때문에 생산성에문제가 있다.
MOCVD법은 생산성이 우수하고 MOCVD법에 의해 얻어진 에피택셜 기판은 표면 결합이 적다. 그러나, 생성된 에피택셜 기판을 사용하는 소자의 특성은 항상 만족스럽지는 않다. 예를 들면, In0.l5Ga0.85AS 층의 경우에, MOCVD법으로 정상 결정 성장 조건하에 제조한 에피택셜 기판을 사용하는 경우, 층 두께는 l5nm (목적치)에서 벗어나서 200 내지 400nm의 주기로 약 2 내지 5nm의 불균형을 갖는다. 본 발명의 발명자는 InGaAs 층 중에서 이동하는 2차원적인 전자 기체의 이동성은 불균형의 영향으로 저하되는 것을 밝혀냈다.
본 발명의 목적은 채널 층(Channel layer)인 InyGa(1-y)As (0<y≤1) 층의 성장 계면의 불균형이 작게 평판화하여 2차원적 전자 기체 이동성을 향상시키는 반도체 에피택셜 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 위에서 기술한 반도체 에피틱셜 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적 및 효과는 하기 설명으로부터 명백해진다.
본 발명은, 양태(1)로서, 전자 채널 층으로 상부에 InyGa(1-y)As (0<y≤1)결정 층을 갖는 GaAs 단결정 기판을 포함하며, 여기서 InyGa(1-y)As 층의 조성 및 두께는 InyGa(1-y)As 층 및 InyGa(1-y)As 층의 주변을 구성하는 결정의 탄성 변형 한계 이내의 범위로 존재하며, 또한, 전자 채널 층에 전자를 공급하기 위한 전자 채널 층과 전자 공여 층 사이의 반도체 층을 부가로 포함하며, 여기서, 반도체 층의 두께는 0.5 내지 5nm 이고 그의 밴드 간극(band gap) 폭은 GaAs의 밴드 간극 폭으로부터 전자 공여 층의 밴드 간극 폭에 이르는 범위 내에 놓이는 반도체 에피택셜 기판을 제공한다.
본 발명은, 또 다른 양태 (2)로서, 반도체 층이 GaAs 층인 양태 (1)의 반도체 애피택설 기판을 제공한다.
본 발명은, 또 다른 양태 (3)으로서, 전자 공여 층이 AlXGa(1-y)As (0<X≤1) 층인 양태 (1) 또는 양태 (2)의 반도체 에피택셜 기판을 제공한다.
본 발명은, 또 다른 양태 (4)로서, 채널 층 및 반도체 층을 625℃ 이하의 온도에서 에피택셜 성장시키고 전자 공여 층을 650℃ 이상의 온도에서 에피택셜 성장시키는 단계를 포함하여 양태 (1), 양태 (2) 및 양태 (3)의 반도체 에퍼택셜 기판을 제조하는 방법을 제공한다.
또한, 본 발명은, 또 다른 양태 (5)로서, 에피택셜 성장이 개시 물질로, 유기 금속 및/또는 금속 하이드라이드를 사용하는 증기상 열분해법으로 수행되는, 양태 (4)의 반도체 에피택셜 기판을 제조하는 방법을 제공한다.
본 발명의 반도체 에피택셜 기판은 GaAs 단결정 기판에서 형성되며 채널 층으로서 InyGa(1-y)As (0<y≤1) 결정 층을 가진다. InyGa(1-y)As 층의 조성 및 두께는 InyGa(1-y)As 층 및 층의 주변을 구성하는 결정의 탄성 변형 한계의 범위 내에 있다.
탄성 변형 한계 내의 범위는 조성과 층 두께의 관계로 부터 구할 수 있다. GaAs에 대한 InGaAs의 탄성 변형 한계 내의 범위는 문헌[참조: Mathews et al , J.Crystal Growth, Vol. 27, p, 118 (1974) 및 ibid., Vol. 32, p. 265 (1974)]에 기술된 하기 일반식 (1)로부터 계산할 수 있다:
상기 식에서, Lc는 임계 층 두께를 나타내고, a는 GaAs의 격자 상수를 나타내며, σ는 포아송 비(Poisson ratio)를 나타낸다.
본 발명의 반도체 에피택셜 기판은 전자를 채널 층에 공급하기 위한 채널 층과 전자 공여 층 사이의 반도체 층을 추가로 함유한다. 반도체 층의 두께는 0.5 내지 5nm이고 밴드 간극 폭은 GaAs의 밴드 간극 폭 내지 전자 공여 층의 밴드 간극 폭의 범위 이내이다.
반도체 층의 밴드 간극 폭이 GaAs의 밴드 간극 폭보다 작을 경우, 반도체 중에서 이동하는 2차원 전자 기체의 비율이 증가되기 때문에, 전자 이동 특성이 우수한 InGaAs 층에서 이동하는 2차원 전자 기체의 비율이 감소한다는 단점을 갖는다.
반도체 층의 밴드 간극 폭이 전자 공여 층을 구성하는 반도체의 밴드 간극 폭보다 큰 경우, 전자 공여 층으로부터 채널 층으로의 2차원 전자 기체의 공급은 차단 층으로서 반도체 층에 의해 제한되기 때문에, 충분한 2차원 전자 기체를 얻기가 어렵다는 단점을 갖는다.
반도체 층의 두께는 0.5 내지 5nm, 바람직하게는 1 내지 3nm이다. 그의 두께가 0.5nm 미만인 경우, InGaAs 층의 불균형을 감소시키기에는 불충분해진다. 그의 두께가 5nm를 초과하고, 전자 공여 층과 채널 층 사이의 거리가 증가하기 때문에, 반도체 층에서 이동하는 2차원 전자 기체의 비율이 증가하고 전자 운반 특성이 우수한 InGaAs 층에서 이동하는 2차원 전자 기체의 비율이 감소한다는 단점을 갖게된다.
본 발명의 반도체 에티택셜 기판의 전자 공여 층의 예로서는, 예를 들면, AlxGa(1-x)As (0<x≤1), AlxGa(1-X)AsyP(1-y)(0≤x≤1,0≤y≤1)및 ZnSxSe(1-x)(0≤x≤1)과 같은 반도체 결정을 포함한다. 이러한 반도체 결정 중에서, 격자 상수가 GaAs의 격자 상수와 부합할 수 있고 헤테로 접합체를 생성할 수 있다는 이유 때문에 AlxGa(1-x)As (0<x≤1)가 바람직하고, AlxGa(1-x)As (0.1<x≤0.3)가 특히 바람직하다.
본 발명의 반도체 에피택셜 기판의 제조방법은 파기에 상세히 기술한다.
에피택셜 성장법으로서, 증기 상 방법[예를 들면, 분자 비임 에피택설(MBE)방법] 또는 진공 증착법을 사용할 수 있다. 특히, 다량의 기판을 조절 특성이 우수하게 처리할 수 있기 때문에 증기 상 방법이 바람직하다. 증기 상 방법 중에서, 에피택셜 층을 구성하는 원자 종의 유기 금속 화합물 및/또는 금속 하이드라이드가 개시 물질로서 사용되고 기판에서 열분해되어 결정 성장을 수행하는 금속 유기 화학 증착법 (MOCVD법)이, 광범위한 물질에 적용할 수 있고 결정의 조성과 층 두께를 정확하게 조절하는데 적합하기 때문에, 특히 바람직하다.
채널 층으로서의 InyGa(1-y)As 층, 및 채널 층과 전자 공여 층 사이에 제공된 특수한 밴드 간극 폭을 갖는 반도체 층은 625℃ 이하, 보다 바람직하게는 600℃ 이하의 온도에서 에피택셜 성장시킨다. 만약 상기 층들의 성장 온도가 625℃를 초과할 경우, 에피택셜 성장의 계면의 불균형이 증가한다는 문제점을 갖게 된다.
전자 공여 층은 650℃ 이상, 바람직하게는 675℃ 이상의 온도에서 에피택셜 성장시킨다. 층의 성장 온도가 650℃ 미만인 경우, 결정 성장시에 전자 공여 층으로 유입되는 수용체 불순물의 양을 증가시켜 전기적으로 활성인 유효한 공여체불순물의 양을 감소시킨다는 문제점을 갖게 되며, 또한 수용체 불순물은 전자 산란의 중심이 되어 수득된 소자의 전기적 특성들을 저하시킨다.
채널 층으로서 InxGa(1-x)As 층 이외의 기타의 층, 반도체 층 및 전자 공여 층은 일반적으로 600℃ 내지 800℃, 바람직하게는 650℃ 내지 800℃ 의 온도 범위에서 에피택셜 성장시킬 수 있다.
본 발명의 반도체 에피택셜 기판은 GaAs 단결정 기판 위에 각종의 에피택셜 결정을 적층시킴으로써 얻어질 수 있다. 예를 들면, GaAs, AlxGa(1-x)As (0<x≤1) 및 InyGa(1-y)As (0<y<1)의 결정들의 혼합물을 사용하는 경우, 본 발명의 반도체 에피택셜 기판은 다음과 같은 방법으로 GaAs 단결정 기판에서 이러한 결정의 층들을 성장시켜 제조할 수 있다:
(1) 내성이 큰 반 절연성 GaAs 단결정 기판의 표면을 탈지세척, 부식, 물 세척 및 건조시킨 다음, 기판을 결정 성장 노(furnace) 속의 스탠드에 위치시킨다.
(2) 노의 내부 환경을 고순도 수소로 충분히 치환시킨 후에, 노를 가열시킨다. 비소 개시 물질을 일반적으로 600 내지 800℃, 바람직하게는 650 내지 800℃의 온도에서 노 속에 도입시킨 다음, 갈륨 개시 물질을 도입시켜 두께를 0.1 내지 2μm로 만들기에 필요한 시간 동안 도핑시키지 않은 GaAs 층(완충제 층)을 성장시킨다. 도핑되지 않은 GaAs 층 대신에, 도핑되지 않은 AlxGa(1-x)As (0<x≤1) 층 또는 도핑되지 않은 AlxGa(1-x)As (0<x≤1) 및 도핑되지 않은 GaAs의 또 다른 적층 구조를 완충제 층으로서 사용할 수 있다.
(3) 온도를 625℃ 이하, 바람직하게는 600℃ 이하로 낮춘 후에, 인듐 개시 물질을 가하여 도핑되지 않은 InyGa(1-y)As (0<y≤1, 바람직하게는 0.1≤y≤0.3) 층(채널 층)을 5 내지 25nm로 성장시키고, 계속해서 도핑되지 않은 AlxGa(1-x)As (0≤x≤0.3, 단 x는 연속적으로 성장된 n형 AlGaAs 층의 Al의 조성물에서 보다 더 작다) 층(반도체 층)을 성장 중단 없이 0.5 내지 5nm로 성장시킨다. 이러한 경우, 도핑되지 않은 AlxGa(1-x)As의 x는 0인 것, 즉 GaAs가 보다 바람직하다.
도핑되지 않은 InyGa(1-y)As 층(채널 층) 및 도핑되지 않은 AlxGa(1-x)As 층(반도체 층)은 결정 성장을 거의 방해하지 않고 연속적으로 성장하는 것이 바람직하다. 예를 들면, 인듐 개시 물질의 공급을 중단시키면서 알루미늄 개시 물질을 연속적으로 공급한다.
(4) 인듐 개시 물질의 공급을 중단시키고 온도를 650℃ 이상, 바람직하게는 675℃ 이상으로 증가시킨 후에, 알루미늄 개시 물질을 가하여 도핑되지 않은 고순도 AlxGa(1-x)As (0.1≤x≤0.3)를 1 내지 2nm의 두께로 성장시킨다. 이 층은 생략될 수 있다. 이 후에, n형 도펀트(n-type dopant)를 가하여 캐리어 농도가 1 x 1018내지 3 x 1018/㎤인 n형 AlxGa(1-x)As (0.1≤x≤0.3) 층(전자 공여 층)을 30 내지 50nm의 두께로 성장시킨다. 알루미늄 개시 물질의 공급을 중단시킨 후에, 캐리어농도가 2 x 1018내지 10 x 1018/㎤인 n형 GaAs를 30 내지 200nm의 두께로 성장시킨다.
(5) 갈륨 개시 물질의 공급을 중단시킨 다음 비소 개시 물질의 공급을 중단시켜 결정성장을 종결시킨다. 냉각시킨 후에, 얻어진 애피택셜 기판을 노에서 꺼내어 결정 성장을 완결시킨다.
비소 개시 물질로서, 비소 트리하이드라이드(아르진)를 사용하는 것이 바람 직하지만(아르진의 수소 하나를 탄소수 1 내지 4의 알킬기로 치환한) 모노알킬아르진을 사용할 수 있다.
갈륨, 인듐 및 알루미늄에 대한 개시 물질로서, 탄소수 1 내지 4의 알킬기 또는 수소를 각각의 금속 원소에 결합시킴으로써 형성된 트리알킬 또는 트리하이드라이드 화합물, 및 이 화합물에 탄소수 1 내지 4의 알킬기 및 질소 또는 인 및 비소로 부터 선택된 원소로 이루어진 트리알킬 화합물을 배위 결합시킴으로써 형성된 화합물을 사용하는 것이 바람직하다.
n형 도펀트로서, 규소, 게르마늄, 주석, 황, 셀레늄 등의 하이드라이드 및 탄소수 1 내지 3의 알킬기를 갖는 이의 알킬화 화합물을 사용하는 것이 바람직하다.
위에서 언급한 반도체 에피택셜 기판의 각각의 층의 조성 및 층 두께는 예로서 나타낸 것이며, 원소의 필요한 특성에 따라 각종 범위로 정확하게 선택할 수 있다.
결정 성장용으로 GaAs 기판이 사용되는 경우, 주 면 방위(azimuth)가 {100}면일 경우, 그 방위로 부터 경사진 각 및 방위는 제한되지 않는다. GaAs 기판의 방위의 예는 () 방향 또는 이에 결정학적으로 동등한 방위, 상기 방향에 수직인() 방향 또는 이에 결정학적으로 동등한 방위, 지금까지 사용되어온 (110) 방향 또는 이에 결정학적으로 동등한 방위 등을 포함한다. 이러한 방향의 방위에서, 기판의 면 방위는 바람직하게는 InGaAs 층의 보다 높은 편평도 또는 높은 2차원 기체 이동성을 얻기 위한 () 방향 또는 이에 결정학적으로 동등한 방위가 바람직하다.
위에서 기술한 바와 같이 생성된 반도체 에피택셜 기판은 통상적인 기판에 비하여 채널 InGaAs 층과 전자 공여 층 사이의 계면의 편평도가 우수하고 또한 통상적인 것에 비하여 전자 이동성이 크기 때문에 매우 향상된 장치 특성이 기대될 수 있다.
본 발명은 하기 실시예와 대조 실시 예를 참조로 하여 보다 상세히 기술하지만 본 발명을 이러한 실시예로서 제한하는 것으로 해석해서는 안된다.
실시예 1
GaAs 기판으로서, {100} 면으로부터 () 방향에 대하여 0.5° 의 각도로 기울어진 기판을 사용한다.
금속 유기 화학 증착법에 하기 개시 물짙을 사용한다;
트리메틸갈륨(6× 10-5내지 23× 10-5mol/min)
트리메틸알루미늄(1.3× 10-5mol/min)
트리메틸인듐(5.6× 10-5mol/min)
아르진(4.5× 10-3mol/min)
n형 도펀트로서 디실란(2.2× 10-8내지 2.5× 10-8mol/min)
HEMT용 반도체 기판은 하기의 표 1에 나타낸 조건하에서 GaAs 기판 위에 층1 내지 층 5를 순차적으로 적층시켜 제조한다. 반도체 기판의 횡단면도를 제 1 도에 나타내었다. 제 1 도에서, 도면부호 1 내지 5는 각각 층 1 내지 5를 나타내고, 부호 6은 GaAs 기판을 나타낸다.
개시 물질의 열분해 공정은 캐리어 기체로서 팔라듐 막을 통해 침투시킴으로써 정제전 45ℓ/min의 수소 기체를 사용하여 76Torr의 압력으로 수행하였다.
하기 표 1에서, 트리메틸갈륨, 트리메틸알루미늄 및 트리메틸인듐은 각각 TMG, TMA 및 TMI로 나타내었다.
층 2로서 두께가 l2nm인 In0.20Ga0.80As 층은 위에서 기술한 일반식 (1)로 나타낸 탄성 변형 한계 내의 조성 및 층 두께를 갖는다. 층 2 및 층 3을 성장시키는 경우, 두께가 2nm인 GaAs 층(층 3)은 트리메틸갈륨을 연속적으로 공급하면서 트리메틸인듐의 공급을 중단시키는 방법으로 층 2를 성장시킨 후에 결정 성장을 거의 중단하지 않고 성장시켰다.
[표 1]
얻어진 반도체 기판의 77K에서의 2차원 전자 기체 이동성은 홀 측정법(Hall measurement)으로 평가한 결과, 25,000㎠/Vs인 것으로 밝혀졌다. PL 피크에서 77K로 측정할 수 있는 920 내지 950nm의 파장 범위에서 관찰한 광루미네슨스 방출 피크(이 후에, "PL 피크" 라고도 함)의 l/2 폭은 19.7meV 이다. PL 피크의 l/2 폭은 제 4 도에 나타낸 바와 같이 PL 방출 강도가 l/2이 되는 범위의 에너지 폭이다.
이는 InGaAs 층의 편평도를 나타내며, 이 값이 크면 편평도는 열등하다.
대조 실시예 1
본 대조 실시예에서는 In0.20Ga0.80AS 층(층 2)의 성장을 700℃의 기판 온도에서 수행한 다음 전자 공여 층으로서의 AlGaAs 층(층 4)의 성장을 수행하는 것을 제외하고는 실시예 1과 동일한 방법에 따라 반도체 기판을 제조한다. 반도채 기판의 개략적인 횡단면도를 제 2 도에 나타내었다. 77K에서의 2차원적 전자 기체 이동성은 9,700㎠/Vs인 것으로 밝혀졌다. PL 피크의 l/2 폭은 31.8meV이다. 결정의 횡단면은 고분해능의 투과 전자 현미경(TEM)으로 관찰한 결과 한쪽 방향으로 배열된 파동성 불균형이 InGaAs 결정의 표면에서 관찰되었다. 파동성 불균형의 주기는 200 내지 400nm이고 불균형의 높이는 2nm 이상이다.
대조 실시예 2
본 대조 실시예에서는 In0.20Ga0.08AS 층(층 2)의 성장을 600℃의 기판 온도에서 수행하고 기판 온도를 700℃로 변화시킨 후에 GaAs 층(층 3)의 성장을 수행하는 것을 제외하고는 실시예 l과 동일한 방법에 따라 반도체 기판을 제조한다. 반도체 기판의 개략적인 횡단면도를 제 2 도에 나타내었다. 77K에서의 결정의 2차원 전자 기체 이동성은 홀 측정법으로 평가한 결과 17,500㎠/Vs인 것으로 밝혀졌다. PL 피크의 l/2 폭은 31.3meV이다. 결정의 횡단면은 TEM으로 관찰한 결과 한쪽 방향으로 배열된 파동성 불균형이 InGaAs 결정의 표면에서 관찰되었다. 이의 주기는 200 내 지 400nm이고 불균형의 높이는 2nm 이상이다.
본 발명의 에피택셜 기판을 사용함으로써, 특성이 양호한 다량의 전자 소자를 GaAs 기판에서 형성된 InGaAs 층을 사용하는 각종 전자 소자에서 저렴한 비용으로 제조할 수 있기 때문에 이의 산업적인 중요성이 매우 크다.
본 발명의 반도체 에피택셜 기판은 채널 InGaAs 층과 전자 공여 층 사이의 계면의 편평도가 통상적인 것에 비하여 우수하며 통상적인 결정에 비하여 진자 이동성이 크기 때문에 매우 향상된 장치 특성을 기대할 수 있다.
반도체 에피택셜 기판이, InyGa(1-y)As (0<y≤1)가 채널 층으로서 사용되는 장 효과 트랜지스터에 사용되는 경우, 채널 층의 성장 계면에서의 불균형에 의한 2차원 전자 기체 이동성을 저하시키지 않고 성능이 우수한 HEMT를 제조할 수 있다.
본 발명은 상술된 바와 같은 특정한 실시예를 참고로 하여 상세히 설명하였지만 당해 기술 분야의 숙련가는 본 발명의 정신과 영역을 벗어나지 않는 한도 내에서 각종의 변형과 수정을 가할 수 있음을 이해할 것이다.
제 1도는 실시예 1에 따라 제조한 본 발명의 반도체 에피텍셜 기판(semiconductor epitaxial substrate)을 나타내는 확대 횡단면도.
제 2도는 대조 실시예 1에 따라 제조한 반도체 에피택셜 기판을 나타내는 확대 횡단면도.
제 3도는 대조 실시예 2에 따라 제조한 반도체 에피택셜 기판을 나타내는 확대 횡단면도.
제 4도는 광루미네슨스(photoluminescence) 방출 피크 스펙트럼을 나타내는 그래프.

Claims (7)

  1. 채널 층(channel layer)으로서 InyGa(1-y)As(0≤y≤1) 결정 층을 구비하는 GaAs 단결정 기판을 포함하고, 상기 InyGa(1-y)As 층의 조성과 두께는 상기 InyGa(1-y)As 층과 상기 InyGa(1-y)As 층의 주변을 구성하는 결정의 탄성 변형 한계 이내의 범위에 존재하며, 상기 채널 층과 상기 채널 층에 전자를 공급하기 위한 전자 공여 층 사이에 반도체 층을 부가로 포함하며, 상기 반도체 층의 두께는 0.5 내지 5 nm의 범위를 가지며, 상기 반도체 층의 밴드 간극 폭은 GaAs의 밴드 간극 폭으로 부터 상기 전자 공여 층의 밴드 간극 폭에 이르는 범위 내에 존재하는 반도체 에피택셜 기판의 제조 방법으로서,
    상기 채널 층과 상기 반도체 층을 625℃ 이하의 온도에서 에피택셜 성장시키고, 상기 전자 공여 층을 적어도 650℃ 이상의 온도에서 에피택셜 성장시키는 단계를 포함하는 반도체 에피택셜 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 반도체 층은 GaAs 층인 반도체 에피택셜 기판의 제조방법.
  3. 제 1항에 있어서,
    상기 반도체 층의 두께는 1 내지 3nm인 반도체 에피택셜 기판의 제조방법.
  4. 제 1항에 있어서,
    상기 전자 공여 층은 AlxGa(1-x)As (0<x≤1) 층인 반도체 에피택셜 기판의 제조방법.
  5. 제 1항에 있어서,
    싱기 에피택셜 성장은 개시 물질로서 유기 금속 및/또는 금속 하이드라이드를 사용하는 증기 상 열분해법에 의해 수행되는 반도체 에피택셜 기판의 제조방법.
  6. 제 1항에 있어서,
    상기 채널 층과 반도체 층의 에피택셜 성장은 600℃ 이하의 온도에서 수행되고, 또한 상기 전자 공여 층의 에피택셜 성장은 적어도 650℃ 이상의 온도에서 수행되는 반도체 에피택설 기판의 제조방법.
  7. 제 1항에 있어서,
    상기 채널 층과 반도체 층은 결정 성장을 중단하지 않고 연속적으로 성장되는 반도체 에피택셜 기판의 제조방법.
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