KR100325626B1 - 반도체 소자 분리 방법 - Google Patents

Abstract

본 발명의 반도체 소자 분리 방법은 실리콘 기판 상에 완충 산화막 및 질화막을 연속하여 적층하는 단계, 질화막 상부에 감광막을 도포하고, 마스크를 사용하여 트렌치를 형성하기 위해 감광막을 노광 현상하여 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 질화막, 완충 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 트렌치 형성단계, 감광막 패턴을 식각하여 감광막 패턴의 측면을 깍는 감광막 패턴 식각단계, 감광막 패턴 식각단계에서 형성된 감광막 패턴을 마스크로 질화막을 식각하는 단계, 감광막 패턴 식각단계에서 형성된 감광막 패턴을 마스크로 실리콘 기판을 식각하는 단계, 감광막 패턴을 제거한 후, 트렌치 내부에 라이너 산화막을 형성하고, 트렌치를 포함한 실리콘 기판 상부면에 절연막을 증착하고, 절연막을 사진 식각하여 트렌치 절연막 패턴을 형성하는 단계 및 트렌치 절연막 패턴을 연마하는 단계로 구성된다.

본 발명은 트렌치의 가장자리에 형성된 라이너 산화막의 두께가 얇아지는 것을 방지할 수 있고, 이로 인해 누설전류의 발생을 방지할 수 있다.

Description

반도체 소자 분리 방법{Method for forming shallow trench isolation}

본 발명은 반도체 소자 분리 방법에 관한 것으로, 특히 반도체 기판 표면에 트렌치를 형성하여 반도체 소자를 분리하는 반도체 소자 분리 방법에 관한 것이다.

일반적으로 반도체 소자 분리 방법은 질화막을 이용하여 국부 산화막 형성(Local Oxidation of Silicon:LOCOS) 방법과 실리콘 기판 표면에 트렌치(Trench)를 형성하여 소자를 분리하는 트렌치 소자 분리 방법이 있다.

국부 산화막 형성 방법은 질화막을 마스크로 해서 실리콘 기판 자체를 열산화시키기 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이우수한 장점이 있으나 소자 분리 영역이 차지하는 면적이 크므로 미세화에 한계가 있다. 이에 반해 트렌치 소자 분리 방법은 실리콘 기판 표면에 트렌치를 형성하여 절연막을 채운 후 평탄화하는 방법으로 소자 분리 영역이 차지하는 면적을 작게 형성할 수 있어 미세화에 유리하다.

도 1a 내지 도 1g는 종래의 반도체 기판 표면에 트렌치를 형성하여 반도체 소자 분리 방법을 위한 공정 순서를 도시한 단면도이다.

도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 100∼300Å 두께를 갖는 완충 산화막(PAD Oxide)(2)을 성장시키고, 완충 산화막(2) 상부에 1000∼3000Å 두께를 갖는 질화막(3)을 형성하고, 질화막(3) 상부에 감광막(4)을 도포하고, 마스크를 사용하여 실리콘 기판(1) 표면에 소자 분리 영역인 트렌치를 형성하기 위해 감광막(4)을 노광 현상한다. 이때 감광막(4)의 개구부는 0.3∼0.4㎛ 정도의 폭을 갖도록 한다. 도 1b에 도시된 바와 같이 감광막(4)의 노광 현상에 의해 드러난 질화막(3) 및 완충 산화막(2)을 식각하여 제거하고, 다시 드러난 실리콘 기판(1)을 3000∼7000Å의 깊이로 300∼500Å의 폭을 갖도록 식각하여 반도체 소자 분리 영역인 트렌치(T)를 형성한다. 도 1c에 도시된 바와 같이 트렌치(T)의 가장자리를 둥글리기(rounding) 위하여 트렌치(T) 내부에 라이너 산화막(5)을 형성한다. 라이너 산화막(5) 형성시 실리콘 기판(1)의 표면의 결정방향은 <100>인데 반해 트렌치(T)의 식각단면의 결정방향은 <110> 이므로 트렌치(T)의 가장자리의 라이너 산화막의 두께는 얇다. 도 1d에 도시된 바와 같이 트렌치(T)를 포함한 실리콘 기판(1) 상부면에 화학 기상 증착법(Chemical Vapor Deposition:CVD)에 의해 산화막인 절연막(6)을 두껍게 증착하여 트렌치(T) 내부를 채운다. 도 1e에 도시된 바와 같이 절연막(6)이 형성된 실리콘 기판(1) 상에 감광막을 도포한 후, 마스크를 사용하여 감광막을 노광 현상하여 트렌치(T) 상부의 절연막(6) 위에만 감광막 패턴(7)이 남도록 한다. 감광막 패턴(7)을 마스크로 하여 절연막(6)을 식각하여 트렌치 절연막 패턴(6a)을 형성한다. 도 1f에 도시된 바와 같이 감광막 패턴(7)을 제거하고, 기계 화학적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 질화막(3)이 있는 데까지 트렌치 절연막 패턴(6a)을 깍아내 평탄화하여 평탄화된 절연막 패턴(6b)을 형성한다. 도 1g에 도시된 바와 같이 노출된 질화막(3)을 습식 식각하여 제거한다.

도 2는 종래의 반도체 소자 분리 방법에 따라 트렌치 형성 후 라이너 산화막의 취약한 부분을 나타낸 확대도 이다. 도 2에 도시된 바와 같이 라이너 산화막(5) 형성시 실리콘 기판(1)의 표면의 결정방향과 트렌치(T)의 식각단면의 결정방향은 상이하므로 트렌치(T)의 가장자리(a)의 라이너 산화막의 두께는 얇다.

따라서 종래의 반도체 소자 분리 방법은 트렌치의 가장자리의 산화막의 두께는 얇게 형성되므로 트렌치 가장자리에서 누설전류(Leakage Current)가 발생될 수 있고, 이로 인해 반도체 소자의 신뢰성 및 특성이 열악해지는 문제점을 가지고 있다.

본 발명의 목적은 트렌치 가장자리의 라이너 산화막의 두께가 얇아지는 것을 방지하여 트렌치 가장자리의 둥글리기 형상을 개선할 수 있고, 누설전류의 발생을방지할 수 있는 반도체 소자 분리 방법을 제공하는 데 있다.

도 1a 내지 도 1g는 종래의 반도체 소자 분리 방법을 위한 공정 순서를 도시한 단면도,

도 2는 종래의 반도체 소자 분리 방법에 따라 트렌치 형성 후 라이너 산화막의 취약한 부분을 나타낸 확대도,

도 3a 내지 도 3i는 본 발명의 반도체 소자 분리 방법을 위한 공정 순서를 도시한 단면도이다.

상기의 목적을 달성하기 위하여 본 발명의 반도체 소자 분리 방법은 실리콘 기판 상에 완충 산화막 및 질화막을 연속하여 적층하는 단계; 질화막 상부에 감광막을 도포하고, 마스크를 사용하여 트렌치를 형성하기 위해 감광막을 노광 현상하여 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 하여 상기의 질화막, 완충 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 트렌치 형성단계; 감광막 패턴을 식각하여 감광막 패턴의 측면을 깍는 감광막 패턴 식각단계; 감광막 패턴 식각단계에서 형성된 감광막 패턴을 마스크로 질화막을 식각하는 단계; 감광막 패턴 식각단계에서 형성된 감광막 패턴을 마스크로 실리콘 기판을 식각하는 단계; 감광막 패턴을 제거한 후, 트렌치 내부에 라이너 산화막을 형성하고, 트렌치를 포함한 실리콘 기판 상부면에 절연막을 증착하고, 절연막을 사진 식각하여 트렌치 절연막 패턴을 형성하는 단계; 및 트렌치 절연막 패턴을 연마하는 단계를 구비한 것을 특징으로 한다.

또한 본 발명의 반도체 소자 분리 방법은 감광막 패턴을 형성하는 단계에서 감광막을 노광 현상하여 생긴 감광막의 개구부의 폭은 0.2㎛ 내지 0.35㎛ 이고, 감광막 패턴 식각단계는 감광막 패턴을 등방성 식각으로 행하고, 감광막 패턴을 마스크로 질화막을 식각하는 단계는 이방성 식각으로 이루어지고, 감광막 패턴을 마스크로 실리콘 기판을 식각하는 단계는 이방성 식각으로 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자 분리 방법을 상세히 설명하고자 한다.

도 3a 내지 도 3i는 본 발명의 반도체 소자 분리 방법을 위한 공정 순서를 도시한 단면도 이다.

도 3a 내지 도 3i에 도시된 바와 같이 본 발명의 반도체 소자 분리 방법은 실리콘 기판(11) 상에 완충 산화막(12) 및 질화막(13)을 연속하여 적층하는 단계, 질화막(13) 상부에 감광막을 도포하고, 마스크를 사용하여 트렌치(T)를 형성하기 위해 감광막을 노광 현상하여 감광막 패턴(14)을 형성하는 단계, 감광막 패턴(14)을 마스크로 하여 질화막(13), 완충 산화막(12) 및 실리콘 기판(11)을 식각하여 트렌치(T)를 형성하는 트렌치 형성단계, 감광막 패턴(14)을 식각하여 감광막 패턴의 측면을 깍는 감광막 패턴 식각단계, 감광막 패턴 식각단계에서 형성된 감광막 패턴(14a)을 마스크로 질화막(13)을 식각하는 단계, 감광막 패턴 식각단계에서 형성된 감광막 패턴(14a)을 마스크로 실리콘 기판(11)을 식각하는 단계, 감광막 패턴(14a)을 제거한 후, 트렌치(T) 내부에 라이너 산화막(15)을 형성하고, 트렌치(T)를 포함한 실리콘 기판(11) 상부면에 절연막(16)을 증착하고, 절연막(16)을 사진 식각하여 트렌치 절연막 패턴(16a)을 형성하는 단계 및 트렌치 절연막 패턴(16a)을 연마하는 단계로 구성된다.

또한 본 발명의 반도체 소자 분리 방법은 감광막 패턴(14)을 형성하는 단계에서 감광막을 노광 현상하여 생긴 감광막의 개구부(PRO)의 폭은 0.2㎛ 내지 0.35㎛ 이다. 감광막 패턴 식각단계는 감광막 패턴(14)을 등방성 식각(Isotropic Etch)으로 행하고, 감광막 패턴을 등방성 식각하기 위해 산소를 흘려주고, RF 전력은 250와트 이하로 제어한다. 식각된 감광막 패턴(14a)을 마스크로 질화막(13)을 식각하는 단계는 이방성 식각(Anisotropic Etch)으로 이루어지고, 식각된 감광막 패턴(14a)을 마스크로 실리콘 기판(11)을 식각하는 단계는 이방성 식각(Anisotropic Etch)으로 이루어진다.

상기의 구성에 따른 본 발명인 반도체 소자 분리 방법의 동작은 다음과 같다.

도 3a에 도시된 바와 같이 실리콘 기판(11) 상에 100∼300Å 두께를 갖는 완충 산화막(12)을 성장시키고, 완충 산화막(12) 상부에 1000∼3000Å 두께를 갖는 질화막(13)을 형성하고, 질화막(13) 상부에 감광막을 도포하고, 마스크를 사용하여 실리콘 기판(11) 표면에 소자 분리 영역인 트렌치를 형성하기 위해 감광막을 노광 현상하여 감광막 패턴(14)을 형성한다. 이때 감광막 패턴의 개구부(PRO)는 종래의 경우 보다 좁은 폭을 갖도록 0.2∼0.35㎛ 정도의 폭을 갖도록 한다. 그 이유는 후공정의 감광막 패턴(14)의 등방성 식각시와 실리콘 기판(11)의 식각시 식각 크리티칼 디멘젼(Critical Dimension)의 손실이 발생되므로 미리 이의 마진(Margin)을 확보하여 트렌치 형성시 트렌치 가장자리의 둥글리기 형상을 좋게 만들기 위함이다. 도 3b에 도시된 바와 같이 감광막 패턴(14)을 마스크로 하여 감광막의 노광 현상에 의해 드러난 질화막(13), 완충 산화막(12) 및 실리콘 기판(11)을 식각하여 반도체 소자 분리 영역인 트렌치(T)를 형성한다. 트렌치(T)의 깊이는 3000∼7000Å이고, 트렌치(T)의 폭은 150∼400Å이 되도록 실리콘 기판(11)을 식각한다. 도 3c에 도시된 바와 같이 감광막 패턴(14)을 등방성 식각하여 감광막 패턴(14)의 양 측면의 옆면을 깍아내어 식각된 감광막 패턴(14a)을 형성한다. 감광막 패턴(14)을 등방성 식각을 하기 위해 산소를 흘려주고, 플라즈마와 웨이퍼 간에 걸리는 RF 전력을 250와트 이하로 제어하여 식각의 직진성을 완화시켜 준다. 이로인해 후공정인 식각된 감광막 패턴(14a)을 마스크로 실리콘 기판(11)을 이방성 식각하는 단계에서 트렌치(T)의 가장자리의 둥글리기 현상이 좋아진다. 도 3d에 도시된 바와 같이 식각된 감광막 패턴(14a)을 마스크로 노출된 질화막(13)을 이방성 식각하여 제거한다. 도 3e에 도시된 바와 같이 식각된 감광막 패턴(14a)을 마스크로 실리콘 기판(11)을 이방성 식각한다. 이때 질화막(13)과 트렌치(T)의 단차가 생긴 채로 실리콘 기판(11)을 이방성 식각하기 때문에 도 3e에 도시된 바와 같이 트렌치(T)의 양식각단면(TW)이 곡선을 이루며, 트렌치(T)의 가장자리는 보다 부드러운 둥글리기(rounding) 형상을 가지게 된다. 도 3f에 도시된 바와 같이 감광막 패턴(14a)을 제거한 후, 트렌치(T) 내부에 라이너 산화막(15)을 형성한다. 트렌치(T)의 식각단면(TW)에 형성된 라이너 산화막(15)과 트렌치 바닥면에 형성된 라이너 산화막(15)의 두께는 균일하며, 트렌치(T)의 가장자리에 형성된 라이너 산화막(15) 역시 균일한 두께를 갖는다. 따라서 트렌치 가장자리의 라이너 산화막의 두께가 얇아지는 것을 방지할 수 있고, 이로 인해 누설전류의 발생을 방지할 수 있다. 종래와 같은 방법에 의해 도 3g에 도시된 바와 같이 트렌치(T)를 포함한 실리콘 기판(11) 상부면에 화학 기상 증착법에 의해 절연막(16)을 두껍게 증착하여 트렌치(T) 내부를 채우고, 도 3h에 도시된 바와 같이 절연막(16)이 형성된 실리콘 기판(11) 상에 감광막을 도포한 후, 마스크를 사용하여 감광막을 노광 현상하여 트렌치(T) 상부의 절연막(16) 위에만 감광막 패턴(17)이 남도록 하여 감광막 패턴(17)을 마스크로 하여 절연막(16)을 식각하여 트렌치 절연막 패턴(16a)을 형성한다. 도 3i에 도시된 바와 같이 감광막 패턴(17)을 제거하고, 기계 화학적 연마 공정을 이용하여 질화막(13)이 있는 데까지 트렌치 절연막 패턴(16a)을 깍아내 평탄화한 후 평탄화된 절연막 패턴(16b)을 형성시키고, 노출된 질화막(13)을 습식 식각하여 제거한다.

본 발명의 반도체 소자 분리 방법은 트렌치의 가장자리에 형성된 라이너 산화막의 두께가 얇아지는 것을 방지할 수 있고, 이로 인해 누설전류의 발생을 방지할 수 있다.

Claims (6)

1. 실리콘 기판에 트렌치를 형성하여 반도체 소자를 분리하는 반도체 소자 분리 방법에 있어서,

   상기의 실리콘 기판 상에 완충 산화막 및 질화막을 연속하여 적층하는 단계;

   상기의 질화막 상부에 감광막을 도포하고, 마스크를 사용하여 상기의 트렌치를 형성하기 위해 상기의 감광막을 노광 현상하여 감광막 패턴을 형성하는 단계;

   상기의 감광막 패턴을 마스크로 하여 상기의 질화막, 완충 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하는 트렌치 형성단계;

   상기의 감광막 패턴을 식각하여 상기의 감광막 패턴의 측면을 깍는 감광막 패턴 식각단계;

   상기의 감광막 패턴 식각단계에서 형성된 상기의 감광막 패턴을 마스크로 상기의 질화막을 식각하는 단계;

   상기의 감광막 패턴 식각단계에서 형성된 상기의 감광막 패턴을 마스크로 상기의 실리콘 기판을 식각하는 단계;

   상기의 감광막 패턴을 제거한 후, 상기의 트렌치 내부에 라이너 산화막을 형성하고, 상기의 트렌치를 포함한 실리콘 기판 상부면에 절연막을 증착하고, 상기의 절연막을 식각하여 트렌치 절연막 패턴을 형성하는 단계; 및

   상기의 트렌치 절연막 패턴을 연마하는 단계를 구비한 것을 특징으로 하는 반도체 소자 분리 방법.
2. 제1항에 있어서, 상기의 감광막 패턴을 형성하는 단계에서 상기의 감광막을 노광 현상하여 생긴 감광막의 개구부의 폭은 0.2㎛ 내지 0.35㎛ 인 것을 특징으로 하는 반도체 소자 분리 방법.
3. 제1항에 있어서, 상기의 감광막 패턴 식각단계는 상기의 감광막 패턴을 등방성 식각으로 행하는 것을 특징으로 하는 반도체 소자 분리 방법.
4. 제3항에 있어서, 상기의 감광막 패턴을 등방성 식각하기 위해 산소를 흘려주고, RF 전력은 250와트 이하인 것을 특징으로 하는 반도체 소자 분리 방법.
5. 제1항에 있어서, 상기의 감광막 패턴을 마스크로 상기의 질화막을 식각하는 단계는 이방성 식각으로 이루어진 것을 특징으로 하는 반도체 소자 분리 방법.
6. 제1항에 있어서, 상기의 감광막 패턴을 마스크로 상기의 실리콘 기판을 식각하는 단계는 이방성 식각으로 이루어진 것을 특징으로 하는 반도체 소자 분리 방법.