KR100322532B1 - 다공성 실리콘막을 이용한 트렌치 소자분리방법 - Google Patents
다공성 실리콘막을 이용한 트렌치 소자분리방법 Download PDFInfo
- Publication number
- KR100322532B1 KR100322532B1 KR1019990019025A KR19990019025A KR100322532B1 KR 100322532 B1 KR100322532 B1 KR 100322532B1 KR 1019990019025 A KR1019990019025 A KR 1019990019025A KR 19990019025 A KR19990019025 A KR 19990019025A KR 100322532 B1 KR100322532 B1 KR 100322532B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- porous silicon
- forming
- silicon film
- film
- Prior art date
Links
- 229910021426 porous silicon Inorganic materials 0.000 title claims abstract description 31
- 238000002955 isolation Methods 0.000 title abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000011810 insulating material Substances 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 15
- 230000000593 degrading effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
트렌치의 깊이를 얕게 형성하면서도 실제 소자분리 깊이는 변하지 않게 함으로써 소자분리 특성을 열화시키지 않으면서 공정을 용이하게 진행할 수 있는 트렌치 소자분리 방법에 대해 개시되어 있다. 이 방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치의 내측벽에 스페이서를 형성하는 단계와, 트렌치의 바닥면에 다공성(porous) 실리콘막을 형성하는 단계와, 다공성(porous) 실리콘막을 산화시키는 단계, 및 트렌치를 절연물질로 매립시키는 단계로 이루어진다.
Description
본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히 다공성(porous) 실리콘막을 이용하여 트렌치의 매립을 용이하게 할 수 있는 트렌치 소자분리 방법에 관한 것이다.
반도체 메모리장치가 점차 고집적화 되어 칩 사이즈가 작아짐에 따라 트렌치 소자분리의 경우 소자분리 길이는 작아지고 반면 트렌치의 깊이는 증가하여 트렌치의 어스펙트 비(aspect ratio)가 증가하고 있다. 이로 인해 트렌치를 형성한 후 트렌치를 절연물질로 완전히 그리고 평탄하게 채우는 것이 어려워지고 있다. 트렌치 내부를 절연물질로 완전히 채우지 않을 경우 트렌치 내부에 보이드(void)가 발생할 수 있으며, 이러한 보이드가 표면 가까이 존재할 때는 소자의 신뢰성에 나쁜 영향을 줄 수 있다.
따라서, 트렌치의 어스펙트 비를 작게 하는 것이 유리한데, 이를 위해서는 트렌치의 깊이를 줄여야 하는데 이 경우 소자분리 특성이 불량하게 되므로 트렌치의 깊이를 줄이는 데에 한계가 있다. 결국, 트렌치의 깊이를 줄이면서도 실제 트렌치 소자분리 깊이는 변하지 않게 함으로써 소자분리 특성을 열화시키지 않으면서 공정을 용이하게 진행할 수 있는 기술이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 트렌치의 깊이를 줄이면서도 실제 트렌치 소자분리 깊이는 변하지 않게 함으로써 소자분리 특성을 열화시키지 않으면서 공정을 용이하게 진행할 수 있는 트렌치 소자분리 방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 30.....반도체기판 12, 32.....패드 산화막
14, 34.....질화막 마스크 18, 38.....스페이서
20, 40.....다공성 실리콘막 22, 42.....실리콘산화막
24, 44.....CVD 산화막
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계; 상기 트렌치의 내측벽에 스페이서를형성하는 단계; 상기 트렌치의 바닥면에 다공성(porous) 실리콘막을 형성하는 단계; 상기 다공성(porous) 실리콘막을 산화시키는 단계; 및 상기 트렌치를 절연물질로 매립시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 다공성실리콘막을 산화시키는 단계 후에, 산화된 다공성실리콘막을 치밀화시키는 단계를 추가할 수 있다. 그리고, 상기 다공성실리콘막을 형성하는 단계 전에, 스페이서가 형성된 상기 트렌치의 바닥면에 소정의 불순물 이온을 주입하는 단계를 추가할 수도 있다.
본 발명에 따르면, 트렌치의 바닥면에 다공성 실리콘막을 형성함으로써, 트렌치의 깊이를 얕게 형성할 수 있으므로 트렌치를 용이하게 매립할 수 있으며, 다공성 실리콘막을 형성하기 전에 이온주입 공정을 추가하면, 다공성 실리콘막 형성시 반도체기판과 불순물층이 형성된 막 사이의 식각선택비를 증가시킬 수 있으므로 원하는 트렌치 프로파일을 형성하는데 유리하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(10) 상에 소정 두께의 열산화막을 성장시켜 기판의 스트레스를 완화시키고 기판을 보호하기 위한 패드산화막(12)을 형성한다. 이 패드산화막(12) 상에, 후속의 트렌치 형성을 위한 기판 식각시 마스크로 사용될 물질로서, 상기 반도체기판(10)과의 식각 선택비가 우수한 물질, 예를 들어 실리콘질화막(14)을 소정 두께로 형성한다.
다음에, 사진공정을 이용하여 상기 실리콘질화막 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘질화막(14)과 패드산화막(12)을 차례로 이방성 식각함으로써 비활성영역의 반도체기판을 노출시킨다.
다음에, 포토레지스트 패턴을 제거한 후 상기 실리콘질화막(14)을 마스크로 사용하여 노출된 반도체기판을 소정 깊이 이방성식각함으로써 트렌치를 형성한다. 이 때, 상기 트렌치(16)의 깊이는 소자분리 특성을 나타내기에 필요한 깊이보다 얕게, 형성할 수 있다.
도 1b를 참조하면, 트렌치가 형성된 결과물 상에 실리콘질화막을 증착한 후 이방성식각하여 상기 트렌치의 측벽에 스페이서(18)를 형성한다. 이 스페이서(20)는 다공성(porous) 실리콘막을 형성할 때 트렌치 측벽의 기판이 다공성 실리콘화되는 것을 막기 위한 것이다.
이어서, 스페이서가 형성된 반도체기판을 HF 수용액에 넣고 양극산화(anodizing)시킴으로써 실리콘이 노출된 부분, 즉 트렌치의 바닥면에 다공성 실리콘막(20)을 형성한다. 이 때, 형성시키는 다공성 실리콘막(20)의 두께는 전체 트렌치의 깊이를 고려하여 결정한다.
도 1c를 참조하면, 소정의 열산화 공정으로 상기 다공성 실리콘막을 산화시켜 실리콘산화막(22)을 형성한다. 그 후, 소정의 열처리를 실시하여 형성된 상기 산화막을 치밀화(densify)하는 공정을 추가할 수도 있다.
도 1d를 참조하면, 도 1c의 결과물에 소정의 절연물질, 예를 들어 실리콘산화물을 화학 기상 증착(CVD) 방법으로 증착하여 매립 절연막(24)을 형성한 다음, 화학적 물리적 폴리슁(CMP) 또는 에치백과 같은 평탄화공정을 수행한다. 다음에, 반도체기판 상에 적층되어 있던 마스크용 실리콘질화막 및 패드산화막을 제거함으로써 그 표면이 평탄한 소자분리영역을 완성한다.
상기의 본 발명의 제1 실시예와 같이 다공성 실리콘막을 이용하여 트렌치 소자분리 공정을 진행할 경우, 트렌치의 깊이를 얕게 형성할 수 있으므로 트렌치를 용이하게 매립할 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 본 발명의 제1 실시예와 동일한 방법으로 반도체기판(30)의 비활성영역에 트렌치를 형성하고, 이 트렌치의 측벽에 스페이서(38)를 형성한다. 다음에, 노출된 반도체기판, 즉 상기 트렌치의 바닥면에 소정의 불순물을 이온 주입하여 불순물층(39)을 형성한다.
미설명된 도면 참조부호 '32'는 반도체기판을 보호하기 위한 완충용 패드 산화막, '34'는 마스크용 질화막을 각각 나타낸다.
도 2b를 참조하면, 불순물층이 형성된 상기 반도체기판을 불산(HF) 수용액에 넣고 양극산화(anodizing)시킴으로써 실리콘이 노출된 부분, 즉 트렌치의 바닥면에 다공성 실리콘막(40)을 형성한다. 양극산화를 이용한 불산(HF) 수용액에서의 식각공정은 불순물의 농도가 높은 곳에서 빠르게 진행되기 때문에, 본 실시예에서와 같이 다공성 실리콘막을 형성하기 전에 이온주입 공정을 추가하게 되면,반도체기판(30)과 불순물층(39)이 형성된 막 사이의 식각선택비를 증가시킬 수 있으므로, 원하는 트렌치 프로파일을 얻는 데 용이하다.
이 때, 형성시키는 다공성 실리콘막(40)의 두께는 반도체 소자의 소자분리 특성에 필요한 전체 트렌치의 깊이를 고려하여 결정한다.
도 2c를 참조하면, 소정의 열산화 공정으로 상기 다공성 실리콘막을 산화시켜 실리콘산화막(42)을 형성한다. 그 후, 소정의 열처리를 실시하여 형성된 상기 산화막을 치밀화(densify)하는 공정을 추가할 수도 있다.
다음에, 결과물에 소정의 절연물질, 예를 들어 실리콘산화물을 화학 기상 증착(CVD) 방법으로 증착하여 매립 절연막(44)을 형성한 다음, 화학적 물리적 폴리슁(CMP) 또는 에치백과 같은 평탄화공정을 수행한다. 다음에, 반도체기판 상에 적층되어 있던 마스크용 실리콘질화막 및 패드 산화막을 제거함으로써 그 표면이 평탄한 소자분리영역을 완성한다.
상기의 본 발명의 제2 실시예와 같이, 다공성 실리콘막을 형성하기 전에 이온주입 공정을 추가하면, 반도체기판과 불순물층이 형성된 막 사이의 식각선택비를 증가시킬 수 있으므로 원하는 트렌치 프로파일을 얻을 수 있다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능하다.
상술한 본 발명에 의한 트렌치 소자분리 방법에 의하면, 트렌치의 바닥면에다공성 실리콘막을 형성하고, 이를 산화시켜 트렌치 바닥면에 산화막이 형성되도록 한다. 이렇게 하면, 소자분리 특성을 위해 요구되는 트렌치의 깊이보다 트렌치를 얕게 형성할 수 있으므로, 절연물질로 트렌치를 용이하게 매립할 수 있다. 그리고, 다공성 실리콘막을 형성하기 전에 불순물 이온주입 공정을 추가하면, 반도체기판과 불순물층이 형성된 막 사이의 식각선택비를 증가시킬 수 있으므로, 원하는 프로파일의 트렌치 소자분리막을 형성할 수 있다.
Claims (2)
- 반도체기판의 비활성영역에 트렌치를 형성하는 단계;상기 트렌치의 내측벽에 스페이서를 형성하는 단계;상기 트렌치의 바닥면에 다공성(porous) 실리콘막을 형성하는 단계;상기 다공성(porous) 실리콘막을 산화시키는 단계;상기 다공성실리콘막을 형성하는 단계 전에,스페이서가 형성된 상기 트렌치의 바닥면에 소정의 불순물 이온을 주입하는 단계; 및상기 트렌치를 절연물질로 매립시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 다공성실리콘막을 산화시키는 단계 후에,산화된 다공성실리콘막을 치밀화시키는 단계를 추가하는 것을 특징으로 하는 트렌치 소자분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019025A KR100322532B1 (ko) | 1999-05-26 | 1999-05-26 | 다공성 실리콘막을 이용한 트렌치 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019025A KR100322532B1 (ko) | 1999-05-26 | 1999-05-26 | 다공성 실리콘막을 이용한 트렌치 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074817A KR20000074817A (ko) | 2000-12-15 |
| KR100322532B1 true KR100322532B1 (ko) | 2002-03-18 |
Family
ID=19587850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990019025A KR100322532B1 (ko) | 1999-05-26 | 1999-05-26 | 다공성 실리콘막을 이용한 트렌치 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100322532B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489534B1 (ko) * | 2002-09-09 | 2005-05-16 | 동부아남반도체 주식회사 | 다공성 실리콘의 증발을 이용한 반도체 ｓｔｉ 형성 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421046B1 (ko) * | 2001-07-13 | 2004-03-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR100822620B1 (ko) * | 2006-02-16 | 2008-04-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1999
- 1999-05-26 KR KR1019990019025A patent/KR100322532B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489534B1 (ko) * | 2002-09-09 | 2005-05-16 | 동부아남반도체 주식회사 | 다공성 실리콘의 증발을 이용한 반도체 ｓｔｉ 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000074817A (ko) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060141731A1 (en) | Method for forming shallow trench isolation in semiconductor device | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| KR0161430B1 (ko) | 스페이서를 이용한 트렌치 형성방법 | |
| KR100555472B1 (ko) | 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법 | |
| KR100322532B1 (ko) | 다공성 실리콘막을 이용한 트렌치 소자분리방법 | |
| KR20000045372A (ko) | 반도체소자의 제조방법 | |
| KR100383758B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100417853B1 (ko) | Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법 | |
| KR100403317B1 (ko) | 반도체소자의 제조방법 | |
| KR100470161B1 (ko) | 트렌치를 이용한 반도체 소자분리막 제조 방법 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| KR20010082901A (ko) | 반도체소자의 격리막 형성방법 | |
| KR100831671B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20070060341A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100361763B1 (ko) | 반도체소자의소자분리막제조방법 | |
| KR20040059998A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR970009273B1 (ko) | 반도체소자의 필드산화막 제조방법 | |
| KR100700283B1 (ko) | 반도체소자의 소자분리용 트랜치 형성방법 | |
| KR20040002241A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20030045217A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR20020003031A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| KR20010061012A (ko) | 반도체소자의 제조방법 | |
| KR20020050911A (ko) | 반도체 소자의 소자 격리층 형성 방법 | |
| KR20050002389A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061221 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |