KR100300109B1 - 개구플레이트및그제조방법 - Google Patents

개구플레이트및그제조방법 Download PDF

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Abstract

반도체 기판은 복수의 칩 부분들과 이 복수의 칩 부분들을 서로 분리하는 칩 분리부들을 구비한다. 복수의 칩 부분들과 분리부들은 반도체 기판의 일측면상에서 에칭되어 복수의 칩 부분들과 분리부들은 반도체 기판의 일측면상에서 에칭되어 복수의 칩 부분 각각에는 전사패턴이 제공된다. 더욱, 복수의 칩 부분들과 칩 분리부들은 반도체 기판의 다른 측면상에 에칭되어 전사패턴이 노출되고 복수의 칩 부분들이 서로 거의 분리될 수 있다.

Description

개구 플레이트 및 그 제조방법
제1(a)도 내지 제1(j)도는 본 발명에 따른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도면.
제2도는 제1(a)도 내지 제1(j)도에 나타낸 실시예의 개구 플레이트용 실리콘 웨이퍼가 접착 및 밀봉되어 있는 상태를 나타내는 사시도.
제3도는 제1(a)도 제1(j)도에서 나타낸 실시예의 전사패턴부의 확대도.
제4(a)도 및 4(b)도 제1(j)도에서 나타낸 실시예의 칩 패턴부의 확대도.
제5도는 제1(a)도 내지 제1(j)도에서 나타낸 실시예의 개구 플레이트 제조공정의 플루우챠트.
제6도는 제1(a)도 내지 제1(j)도에서 나타낸 실시예의 개구 플레이트가 홀더에 세트되어 있는 상태를 나타낸 도.
제7도는 제1(a)도 내지 제1(j)도에 나타낸 실시예의 개구 플레이트가 사용되고 있는 셀 투사형 전자 빔 전사 장치의 개략도.
제8도 및 9도는 본 발명에 따른 다른 실시예의 개구 플레이트 제조방법을 설명하는 도.
제10(a)도 내지 제10(f)도는 본 발명에 따른 또 다른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도.
제11도는 본 발명에 따른 또다른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도.
제12(a)도 내지 12(c)는 본 발명에 따른 다른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도.
제13도는 본 발명에 따른 또 다른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도.
제14도는 본 발명에 따른 또 다른 실시예의 개구 플레이트를 제조하는 단계를 설명하는 도이다.
본 발명은 개구플레이트 및 그 제조방법에 관한 것으로, 특히 셀 투사식 전사(轉麝, lithography)용 전사마스크로 이용되는 개구 플레이트 및 이 개구 플레이트를 제조하는 방법에 관한 것이다.
LSI 등의 반도체 소자 제조시, 전자 빔 전사장치가 초미세 패턴을 형성하는데 이용되고 있다. 종래에는 몰리브덴(Mo) 플레이트가 패턴을 찍는 개구 플레이트(즉, 전사마스크)로 이용되어 왔다. 처리 능력비의 개선을 위해, 가공정밀도가 높은 실리콘(Si)으로 만들어진 전사 마스크를 셀 투사형 전사방법에 이용하는 방법이 일본국 특허 공개 No.81750/1985, 일본국 특허 공개 No. 76216/1990, 및 일본국 특허 공개 No.243118/1992에 개시되어 있다.
다음은 상기 종래 기술에서 개시된 실리콘 전사 마스크를 제조하는 플로우챠트를 설명한다. 실리콘 질화막이 단결정 실리콘 기판의 일면에 형성되어, 에칭에 의해 개구 플레이트의 개구부에 대응하는 부분의 실리콘 질화막을 제거한다. 실리콘 질화막은 기판의 다른면에 형성되고 티타늄(Ti) 박막과 금(Au) 박막이 실리콘 질화막에 순차적으로 형성된다. 마스크와 상보관계에 있는 패턴이 레지스트로 금(Au) 박막상에 형성되고, 전자 빔 흡수층이 금(Au) 플레이팅에 의해 형성되고, 레지스트가 제거된다. 전자 빔 흡수층의 개구부의 금(Au) 박막과 티타늄(Ti) 박막은 실리콘 질화막이 노출될 때까지 이온 에칭으로 제거된 후에, 단결정 실리콘 기판의 노출부가 실리콘 질화막을 보호마스크로서 이용하여 이방성 에칭된다.
또한, 전사 마스크 패턴이 박막 단결정 실리콘 기판의 일면상에 형성된 후에, 전사 마스크 패턴에 대면하는 패턴이 개방되어 다이싱 가공에 의해 기판을 칩으로 형성한다. Si3N4막은 표면 전사 마스크 패턴을 보호하고 개구부를 마스크하는데 이용된다. 다음에, 칩은 왁스로 유리판에 접착되어 표면상에 전사 마스크 패턴부를 보호한다. 다음에, 칩이 KOH수용액(75°C)에 놓이고 소정의 깊이까지(산화막이 있는 곳까지) 이방성 에칭되어 물로 세정된 후, 유리판으로부터 분리된다. 금(Au) 박막 등의 금속막이 패턴 표면상에 형성되어 칩의 제조가 종료된다.
또한, 상기 일본국 특허 공개 No.76216/1990은 두꺼운 리브가 실리콘으로 만들어진 전사 마스크상에 형성되어 있는 구조를 개시하고 있다. 더욱, 일본국 특허 공개 No.243118/1992에는 대전(帶電)방지막이 형성되어 있는 구성이 개시되어 있다.
따라서, 복수의 동일한 전사 마스크가 단결정 실리콘 기판에 형성된다. 종래에는, 전사 마스크가 다이싱 가공(다이싱 톱으로 절단)에 의해 분리되었다.
종래의 실리콘 전사 마스크 제조방법은, 전사 마스크가 다이싱 가공되어 칩으로 분리되고 칩을 왁스로 보호하는 방법이 이용되고 있기 때문에 다음과 같은 문제점을 갖고 있다. 즉, 실리콘이 다이싱 톱으로 절단되어 칩으로 분리되기 때문에, 실리콘 칩이 전사 마스크에 부착하게 된다. 전사 마스크가 세정되어도, 실리콘 칩을 전사마스크에서 완전히 제거하는 것은 어렵다. 따라서, 전사 마스크가 전자 빔 전사장치에 이용되면, 칩은 차아지 업(charge up)등의 원인이 된다.
대전방지막이 전사 마스크의 표면에 형성되어도, 높은 가속전압에서 실리콘 칩 등의 오물질로 인해 대전방지막이 분리될 수 있는 심각한 문제가 발생하게 된다.
더욱이, 전사 마스크를 왁스로 보호하고 이것을 이방성 에칭하는 종래의 방법에 있어서는, 왁스가 KOH 수용액등 70°C 이상의 높은 이방성 에칭 용액에서는 내구성이 없기 때문에 코팅작업이 여러번 반복되어야 한다. 또한, 전사 마스크는 에칭용액에 넣고 빼는 작업이 행해지기 때문에, 실리콘 전사 마스크에 흠결이 생기므로, 제품 취득률은 향상될 수 없다.
더욱이, 비활성 절연막으로 작용하는 Si3N4막이나 실리콘 기판이 종래의 전사 마스크 구조의 경우에 노출되어 있기 때문에, 빔은 막을 투과하기도 하고, 차아지 업이 발생되거나, 금(Au) 등으로 형성된 전자 빔 흡수층의 지지빔과 Si3N4사이의 응력차이로 인하여, 사용된 조사빔에 의해 전사 마스크가 스트레인을 받을 수도 있다.
본 발명의 목적은 오물질이 없으며 수율 및 신뢰도가 높은 개구 플레이트와 이 개구 플레이트를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 조사 빔에 의한 개구 플레이트의 스트레인을 억제할 수 있는 개구 플레이트와 이 개구 플레이트를 제조하는 방법을 제공하는 것이다.
본 발명은 실리콘 막상에 복수의 패턴을 형성하고 또한 형성된 각 패턴의 면적보다 더 넓은 개구를 제공하도록 실리콘막상에 취약부를 형성하여 개구 플레이트를 제조하는 것을 가능하게 한다.
본 발명에 따르면, 양측면에서 칩으로 분리되는 개구 플레이트상에, 대전방지막이 형성된다.
상기 구성에 있어서, 그 자체의 중량에 의해 전단력(shearing force)이 취약부에 가해져, 패턴부가 절단되고, 칩이 분리된다. 따라서 칩 분리는 세정 단계에서 다이싱 가공 단계없이 행해지고, 실리콘 조각, 왁스 또는 약품 등의 오물질이 칩에 부착되지 않는다. 또한, 에칭 및 칩 분리는 웨이퍼 상태에서 행해지기 때문에, 개구 플레이트 제조에 필요한 시간을 단축할 수 있다.
또한, 칩의 양면과 양 측벽상에 대전방지막을 형성함으로써, 개구 플레이트는 전자 빔 전사장치에 사용되더라도 차아지 업이나 대전방지막의 분리가 발생하지 않는다. 따라서, 취득률이 표면의 흠결로 인해 저하되지 않는다. 바람직하게는, 전자 빔 흡수체로서 실리콘을 이용하고 대전방지막으로 극히 얇은 금속막을 이용함으로써, 방열특성이 개선되고 인가된 전자 빔에 의해 발생된 열로 인한 스트레인이 방지될 수 있다.
본 발명의 다른 목적 및 특징은 첨부도면을 참조하여 본 발명의 바람직한 실시예의 설명으로부터 명백해질 것이다.
전사 마스크로 이용되는 개구 플레이트의 실시예와 본 발명의 전사 마스크 제조방법의 실시예가 제1도 내지 제7도를 참조하여 이하 상세히 설명된다. 제1(a)도 내지 1(j)의 제조 단계와, 제5도의 플로우챠트에 따라서 설명된다.
제1(a)도는 실리콘 기판으로 형성된 반도체 기판의 마련단계를 나타낸다. 명확하게는, 실리콘 기판이 단결정 실리콘 기판에 결합한 SOI(Silicon On Insulator)로 형성되어 있고, 이 SOI는 상하측 표면이 경면처리된 면방위(100)를 갖는 단결정 실리콘 기판(1), 단결정 실리콘 기판(1)의 상하측 표면에 형성된 실리콘 산화막(2) 및 단결정 실리콘 기판(1)의 상측면상의 실리콘 산화막(2)에 형성된 면방위(100)를 갖는 단결정 실리콘 막(1')으로 되어 있다(제5도에서 S1). 실리콘 기판(1), 실리콘 막(1') 및 실리콘 산화막(2)은 각각 두께가 약 500㎛, 20㎛ 및 1㎛ 이다. 반도체 기판은 가상적으로 매트릭스식 복수의 칩 부분으로 나뉘어져, 이 복수의 칩 부분은 각각 칩 분리부에 의해 가상적으로 구분되어 있다.
4㎛ 두께를 갖는 다층 레지스트막(3)은 반도체 기판의 상측면에 형성되며(제5도의 S2), 반도체 기판의 칩 부분에 대응하는 레지스트막(3)의 각 부분상에 전사패턴을 형성하고, 레지스트 막(3)의 대응부상에 반도체 기판의 칩 분리부를 나타내는 칩 분리패턴을 형성하도록 전자 빔에 노출된다. 그 후에, 반도체 기판은 현상액에 담겨져서 제1(b)도에서 나타낸 바와 같이 전사패턴 및 칩 분리패턴을 형성한다(제5도의 S3), 제1(b)도에서, 도면부호 4는 전사패턴을, 도면부호 5는 칩 분리패턴을 나타낸다. 실제로, 정렬 패턴, 장치 조정용 패턴, 정밀도 확인용 패턴, IC 또는 LSI 등에 사용되는 공정 패턴의 FG 패턴, 배선패턴 및 확산 패턴 등이 형성되어 있다. 그러나, 이들 패턴들은 간략화하기 위하여 도면들에서는 생략되어 있다.
제1(c)도에서 나타낸 바와 같이, 실리콘 막(1')은 드라이 에칭되어 전사패턴(4) 및 칩 분리패턴(5)에 대응하는 부분을 제거한다(제5도의 S4). 실리콘 막(1')을 드라이 에칭하는 가공폭은 1㎛와 2mm사이이다.
제1(d)도에서 나타낸 바와 같이, 200nm 두께를 갖는 Si3N4막(6)은 레지스트막(3)을 제거한 후 750°C에서 화학적 기상증착(CVD) 방법으로 반도체기판의 양 표면상에 형성된다.(제5도의 S5).
제1(e)도에서 나타낸 바와 같이, 반도체 기판의 하측상의 Si3N4막(6)과 실리콘 산화막(2)은 전사패턴(4)에 대면한 개구(7)와 칩 분리패턴에 대면한 개구(8)를 구비하도록 에칭된다(제5도의 S6). 이 경우에, 드라이 에칭 및 산 에칭은 각각 막(6)과 막(2)을 제거하는데 이용될 수 있다. 또한, 양면 정렬자(aligner)가 개구(7) 및 개구(8)를 각각 전사패턴(4) 및 칩 분리패턴(5)과 정렬시키는데 이용될 수 있다.
제1(f)도에서 나타내듯이, 상기 실리콘 웨이퍼(11)는 실리콘 밀봉제(10)로 유리판(9)에 접착되어 전사패턴(4)과 칩 분리패턴(7)을 보호한다(제5도의 S7).
제2도는 패턴화된 실리콘 웨이퍼(11)가 제1(f)도에서 나타낸 유리판(9)에 접착되어 실리콘 밀봉제(10)에 의해 밀봉되어 있는 형상을 나타내고 있다.
유리판(9)에 접착된 실리콘 웨이퍼(11)는 이방성 에칭용액(70°C에서의 KOH 수용액)에 담겨져, 개구(7)가 실리콘 산화막(2)에 도달하고 개구(8)가 실리콘 산화막(2)에 도달하거나 접근할 때까지, 실리콘 기판(1)이 에칭된다(제1(g)도)(제5도의 S8).
이 경우에, 전사패턴(4)과 칩 분리패턴(5)의 상태를 제3도 및 제4도에 각각 나타내었다. 제3도에서 명백하게 알 수 있듯이, 전사패턴(4)은 20㎛의 두께를 갖는 실리콘막(1')중의 에칭되지 않은 부분에 의해 구분된다.에칭되지 않은 부분은 전사패턴이 밀도있게 형성되어 있기 때문에 비교적 고밀도로 배열되어 있다. 따라서, 전사패턴부의 기계적 강도가 그다지 약하지는 않다. 그러나, 제4도에서 나타내듯이, 칩 분리패턴부(5)는 Si3N4막(6)과 실리콘 산화막(2)(이들 막은 매우 얇다)에 의해서만 형성되고 실리콘 막(1'을 전혀 포함하지 않으므로, 이들 부분은 기계적 강도가 상당히 약하여 취약성을 갖는다. 따라서, 이방성 에칭이 진행되어 실리콘막(1)이 제거되면, 칩 분리부는 칩의 중량을 견뎌낼 수 없기 때문에 전단 파손의 원인이 되어, 칩부분은 서로 분리된다. 이렇게 분리된 하나의 칩 부분을 제1(h)도에서 나타내었다.
그 후에, 제1(i)도에서 나타내듯이, Si3N4막(6)과 실리콘 산화막(2)은 산 에칭으로 제거되어 세정 및 건조된다(제5도의 S9). 다음에, 대전방지막으로 기능하는 팔라듐(Pd) 2%를 포함하는 플라티늄(Pt) 막(12)이 스퍼터링으로 전사패턴부의 전체표면상에 형성되어(제5도의 S10) 제1(j)도에서 나타낸 개구 플레이트(13)를 형성한다. 이렇게 형성된 개구 플레이트(13)는 제6도에 나타낸 개구 플레이트 홀더(14)에 세트되어(제5도의 S11), 제7도에서 나타낸 전자 빔 전사장치상에 장착된다.
개구 플레이트는 Si3N4막(6)과 실리콘 산화막(2)을 제거할 때 주의깊게 세정된다. 따라서, 0.1 ㎛ 이상의 이물질은 대전방지막의 상부 및 저부에서는 발견되지 않는다. 따라서, 개구 플레이트를 3,000시간이상 연속적으로 50kV의 가속전압을 갖는 전자 빔으로 조사한 후에도, 차아지업으로 인한 대전방지막 분리 또는 열화는 발생하지 않게 된다(취득률 : 종래 30%에서 본 실시예에 있어서는 98%).
홀더(14)에 개구 플레이트(13)를 세트하기 전에 개구 플레이트(13) 전체를 플라티늄(Pt) 재료로 코팅하는 대신에, 개구 플레이트(13)는 홀더내에 세트된 후에 홀더(14)를 따라 플라티늄(Pt) 재료로 코팅될 수 있다.
제7도를 참조하여, 전자총(72)으로부터 방사된 전자 빔은 렌즈(73) 및 렌즈(75)에 의해 촛점이 맞추어져 제1 개구 플레이트(79)의 개구 화상을 홀더(14)에 의해 지지되는 제2 개구 플레이트 또는 전사 마스크(13)가 배치되어 있는 화상면에 형성한다. 전자 빔으로 화상면상에 조사하는 위치는 편향기(74)로 전자 빔을 편향시켜 결정될 수 있다. 화상면상의 화상을 렌즈(76) 및 (77)에 의해 웨이퍼(78)상에 형성한다.
전사 마스크(13)에는 제1도 내지 제6도와 관련하여 설명된 전사패턴이 제공된다. 따라서, 전사패턴은 렌즈(76) 및 (77)에 의해 웨이퍼(78)상에 형성된다.
제8도 및 제9도와 관련하여 본 발명에 따른 다른 실시예를 설명하는데 있어서, 제1(a)도 내지 1(e)도의 단계가 본 실시예에도 적용된다.
그 후에, 제8도에서 나타낸 바와 같이, 웨이퍼(11)는 전사패턴(4) 및 칩 분리패턴(5)을 보호하도록 왁스(15)에 의해 유리판(9)에 접착되고, 실리콘으로 만든 밀봉제(10)에 의해 밀봉된다. 그런 다음. 웨이퍼(11)는 제1(a)도 내지 제1(j)도와 관련하여 설명된 실시예의 단계와 동일한 단계를 통해 이방성 에칭되어 칩으로 분리되고 세정 및 건조된다. 다음에, 제1(a)도 내지 제1(j)도와 관련하여 설명된 실시예와 동일하게, 대전방지막으로 기능하는 금속막(12)이 전사패턴(4)의 전체표면상에 형성되어 개구 플레이트(13)를 형성한다.
이것을 홀더(14)내에 세트한 후에, 대전방지막으로 기능하는 금속막을 형성하는 것이 또한 가능하다. 제8도 및 제9도에서 나타낸 개구 플레이트가 사용되어도, 그 신뢰성에는 영향이 없다. 물론, 이물질은 대전방지막의 상부 및 저부에서 관찰되지 않는다.
개구 플레이트를 50kV의 가속전압을 갖는 전자 빔으로 3,000시간이상 연속적으로 조사한 후에도, 차아지업으로 인한 대전방지막 분리 또는 열화는 생기지 않는다. 따라서 고신뢰성을 갖는 개구 플레이트가 얻어질 수 있다.
제10(a)도 내지 제10(f)도와 관련한 본 발명의 또 다른 실시예를 설명하면, 제10(a)도에서 나타낸 바와 같이 면방위(100)를 갖는 단결정 실리콘 기판(1)과 그 상하면상에 열산화로 형성된 실리콘 산화막(2)으로 이루어진 반도체 기판이 마련된다. 반도체 기판은 메트릭스로 복수의 칩 부분들로 가성적으로 분할되고, 이 칩 부분들은 각각 칩 분리부에 의해 가상적으로 구분된다.
다층 레지스트막이 반도체 기판의 상측면에 형성되어, 반도체 기판의 칩 부분에 대응하는 레지스트막의 각 부에 전사패턴을 형성하고 레지스트막의 대응부에 반도체 기판의 칩 분리부를 나타내는 칩 분리패턴을 형성하도록 전자 빔에노출된다. 그 후, 반도체 기판은 형상용액에 담겨져 전사패턴과 칩 분리패턴을 형성하게 된다. 레지스트막 및 실리콘 산화막(2)은 드라이 에칭되어 전사패턴 및 칩 분리패턴(5)에 대응하는 부분이 제거된다. 그 후에, 레지스트막이 제거되어, 에칭된 전사패턴(4)과 에칭된 칩 분리패턴(5)이 제10(b)도에서 나타낸 바와 같이 형성된다.
제10(c)도에서 나타내듯이, 실리콘 기판(1)은 실리콘 산화막(2)의 에칭되지 않은 부분을 마스크로 이용하여 드라이 에칭되므로 전사패턴 (4)과 칩 분리패턴(5)은 소정의 깊이를 갖게 된다.
그 후에, 제10(d)도에서 나타내듯이, 350nm의 두게를 갖는 Si3N4막(6)이 750°C에서 화학적 기상증착(CVD) 방법에 의해 제10(c)도에서 나타낸 반도체 기판의 상하측 표면에 형성된다. 또한, 반도체의 하측상에 막(6)과 막(2)은 제10(d)도에서와 같이 전사패턴(4)에 대면하는 개구(7)와 칩 분리패턴(5)에 대면하는 개구(8)를 갖도록 에칭된다.
제8도와 관련하여 설명된 실시예와 동일하게, 웨이퍼(11)는 전사패턴(4)과 칩 분리패턴(5)을 보호하도록 왁스(15)에 의해 유리판(9)에 접착되어 실리콘 밀봉제(10)에 의해 밀봉된다.
그 후에, 유리판(9)에 접착된 웨이퍼(11)는 이방성 에칭용액에 담겨져, 개구(7)가 전사패턴(4)에 도달하고 개구(8)가 칩 분리패턴(5)에 도달하거나 접할 때까지 실리콘 기판(1)을 에칭한다.
에칭 후에, 칩을 유리판(9)과 분리하여 칩을 세정하도록 왁스가 용융된다. 다음에, 제10(e)도에서 나타낸 바와 같이, Sin막(6)과 실리콘 산화막(2)이 에칭으로 제거되고 칩이 주의 깊게 세정된다.
이렇게 제조된 칩, 즉 개구 플레이트에는 반복되는 왁스의 코팅으로 인한 오물질이나 다이싱 가공으로 인한 실리콘 칩이 없게 된다.
제10(f)도에서 나타내듯이, 개구 플레이트는 홀더(14)에 세트되고 대전방지막으로 기능하는 텅스텐 실리사이드막(22)이 개구 플레이트와 홀더 모두에 형성된다.
개구 플레이트가 전자 빔 전사장치에 장착되어 3,000시간동안 연속하여 50kV 전자 빔으로 조사된 후에도, 대전방지막의 분리 또는 차아지업으로 인한 열화가 발생하지 않는다.
제11도에 나타난 본 발명의 또 다른 실시예는 SiN 막(6)이 형성되기전에 200nm 두께의 실리콘 산화막(23)이 화학적 기상중착(CVD) 방법에 의해 반도체 기판의 상측면에 형성되고, 금(Au) 박막이 대전방지막으로 이용되는 것을 제외하고는 제1(a)도 및 제1(j)도 및 제8도와 관련하여 설명된 실시예와 거의 동일하다. Si3N4막은 응력이 약하고 파손되기 쉽다. 이들 문제는 Si3N4막(6)과 함께 실리콘 산화막(3)을 이용하여 해결될 수 있다.
제12(a)도 내지 12(c)도에 관한 본 발명의 다른 실시예에서, 제12(a)도에 나타낸 반도체 기판은 면방위(100)를 갖는 단결정 실리콘 기판(18)(500㎛), 그 상측 및 하측 표면상에 형성된 실리콘 산화막(2)(1.2㎛) 및 각 실리콘 산화막(2)에 형성된 Si3N4막 (6)(0.3㎛)으로 이루어진다. 반도체 기판은 매트릭스로 복수의 칩 부분들로 가상적으로 분할되고, 이 칩 부분들은 칩 분리부에 의해 가상적으로 각각 분리된다.
다층 레지스트막은 반도체 기판의 하측면에 형성되어, 반도체 칩 부분에 대응하는 레지스트막의 각 부분에 전사패턴이나 최소한 하나의 전자 빔 개구를 형성하고 레지스트막의 칩 분리부를 나타내는 칩 분리패턴을 형성하도록, 전자 빔에 노출된다. 그 후에, 반도체 기판은 현상용액에 담겨져 전사패턴 또는 최소한 하나의 전자 빔 개구와 칩 분리패턴을 형성한다. 뒤이어, 막(6)과 막(2)는 전사패턴이나 최소한 하나의 전자 빔 개구와 칩 분리패턴에 대응하는 부분을 제거하도록 에칭된다. 또한, 레지스트막이 제거된 후에, 실리콘 기판(18)은 전사패턴이나 최소한 하나의 전자 빔 개구와 칩 분리패턴이 반도체 기판의 상측면상에서 실리콘 산화막(2)에 도달할 때까지 에칭된다. 제12(b)도에서, 전사패턴이나 최소한 하나의 전자 빔 개구와 칩 분리패턴은 각가 도면부호 25와 26으로 나타내고 있다.
그 후에, 막(6) 및 막(2)는 이방성 에칭으로 제거되어 세정됨으로써, 제12(c)도에서 나타낸 개구 플레이트(27)를 얻을 수 있다. 개구 플레이트는 팔라듐(Pd)을 포함하는 플라티늄(Pt) 같은 이방성 물질로 코팅될 수 있다. 따라서, 개구 플레이트는 전자 빔 전사장치의 전사 마스크 또는 주사전자 현미경의 전자 빔 개구 플레이트로서 이용될 수 있다.
제13도에 따른 본 발명의 또 다른 실시예를 설명하면, 본 실시예는 제1(e)도의 단계와 제1(f)도의 단계 사이에, 차아지업을 방지하는 텅스텐 막(28)이 반도체 기판의 상측상의 막(6)에 형성되어 있는 것을 제외하고 제1(a)도 내지 제1(j)도 또는 제8도 및 제9도와 관련한 실시예와 실질적으로 동일하다.
제14(a)도 및 제14(b)도를 참조하여 본 발명의 또 다른 실시예를 설명하면, 이 실시예는 제1(e)도의 단계와 제1(f)도의 단계 사이에, 막(6)이 제거되고 텅스텐 막(28)이 그 대신에 형성되어 개구 플레이트가 홀더(14)에 세트된 후에 팔라듐(Pd) 2%를 함유한 플라티늄(Pt)으로 코팅되는 것을 제외하고는, 제1(a)도 내지 제1(j)도와 관련한 실시예와 실질적으로 동일하다.
본 발명은 이물질이 거의 없이 반도체 제조방법에 따라서 신뢰성이 높은 개구 플레이트를 제조하는 것이다.
즉, 본 발명은 드라이 에칭에 의해 전사패턴 및 칩 영역을 형성하고 실리콘 산화막과 Si3N4막을 개구 플레이트로 구비한 두 층 구조를 이용하여 웨이퍼를 이방성 에칭하고 칩을 형성함으로써 실리콘 칩이나 이물질이 없는 개구 플레이트를 제공하고 있다.
이방성 에칭을 이용하지 않고 칩으로 분리하여 만든 개구 플레이트가 셀 투사형 전사용 빔 전사장치에 장착되어 50kV의 가속 전압에서 전자 빔으로 조사되는 실험을 실행한 결과, 개구 플레이트가 70시간 연속하여 전자 빔으로 조사된 후에 차이지업이 발생한다. 그러나, 이물질 없이 웨이퍼의 이방성 에칭으로 제조한 본 발명의 칩 분리된 실리콘 개구 플레이트에 대해서는, 대전방지막 분리 또는 차아지업이, 50kV 가속전압에서 3,000시간이상 동안 전자 빔으로 연속 조사한 후에도 발생하지 않는다. 이로써, 본 발명에 의하면 수명이 40배 이상 증가됨을 알 수 있다.
또한, 본 발명에 따르면, 개구 플레이트 칩을 웨이퍼로부터 95%이상의 취득률로 얻을 수 있으며 칩을 성취하는 시간도 크게 단축될 수 있다. 그러나, 응력이 약한 Si3N4막만으로 제조된 마스크를 이용하여, 다이싱 가공후 왁스로 보호한 종래의 칩을 이방성 에칭하는 것에 대해서는, 외관불량이 20개중 12개에서 발견되므로, 수율은 60%이다.
더욱이, 본 발명은 대용량의 DRAM과 같은 초미세 패턴을 형성하기 위해서는 이물질이 없는 개구 플레이트의 양측면과 측벽상에 대전방지막으로 기능하는 금속막을 형성함으로써 대전방지막 분리 또는 차아지업이 없는 개구 플레이트를 제공할 수 있다. 따라서, 고정밀도의 셀 투사형 전사가 실현될 수 있다.
본 발명의 본질 및 기술사상에서 벗어나지 않고 상기 기술된 설명에서 많은 변형이 가해질 수 있음이 명백하기 때문에, 본 발명은 여기 기술된 설명에 제한되지 않는다.

Claims (9)

  1. 실리콘 상에 형성된 패턴; 및 상기 각 패턴의 영역보다 더 큰 개구부를 갖는 취약부를 구비하는 것을 특징으로 하는 개구 플레이트.
  2. 실리콘 상에 형성된 패턴; 및 상기 각 패턴의 강도보다 더 작은 강도를 갖는 취약부를 구비하는 것을 특징으로 하는 개구 플레이트.
  3. 실리콘 상에 형성된 패턴; 및 상기 각 패턴의 영역보다 더 큰 개구부를 갖는 취약부를 구비하는 것을 특징으로 하는 기판.
  4. 제조개구 플레이트를 제조하는 방법에 있어서, 복수의 칩 부분을 구비하며, 상기 복수의 칩 부분을 서로 구분하기 위한 칩 부분 분리부를 구비하는 반도체 기판을 준비하는 단계; 상기 복수의 칩 부분 각각에 패턴을 형성하는 단계; 및 상기 복수의 칩 부분 각각을 분리하도록, 상기 칩 부분 분리부를 에칭하는 단계를 포함하는 것을 특징으로 하는 개구 플레이트 방법.
  5. 개구 플레이트를 제조하는 방법에 있어서, 복수의 칩 부분을 구비하며, 상기 복수의 칩 부분을 서로 구분하기 위한 칩 부분 분리부를 구비하는 반도체 기판을 준비하는 단계; 상기 복수의 칩 부분 각각에 전사패턴이 제공되도록 상기 복수의 칩 부분 및 칩 부분 분리부를 상기 반도체 기판의 일 측면상에 에칭하는 단계; 및 상기 전사패턴이 노출되고 상기 복수의 칩 부분이 실질적으로 각각 분리되도록 상기 복수의 칩 부분 및 칩 부분 분리부를 상기 반도체 기판의 타 측면상에 에칭하는 단계를 포함하는 것을 특징으로 하는 개구 플레이트 제조방법.
  6. 제5항에 있어서, 상기 분리된 칩 부분을 대전방지 재료로 코팅하는 단계를 더 포함하는 것을 특징으로 하는 개구 플레이트 제조방법.
  7. 개구 플레이트를 제조하는 방법에 있어서, 복수의 칩 부분을 구비하며, 상기 복수의 칩 부분을 서로 구분하기 위한 칩 부분 분리부를 구비하는 반도체 기판을 준비하는 단계; 및 상기 칩 부분이 실질적으로 서로 분리되고, 각각 전사패턴을 구비하도록 상기 복수의 칩 부분 및 칩 부분 분리부를 에칭하는 단계를 포함하는 것을 특징으로 하는 개구 플레이트 제조방법.
  8. 개구 플레이트를 제조하는 방법에 있어서, 복수의 칩 부분을 구비하며, 상기 복수의 칩 부분을 서로 구분하기 위한 칩 부분 분리부를 구비하는 반도체 기판을 준비하는 단계; 및 상기 칩 부분이 각각 실질적으로 분리되고, 각가 개구를 구비하도록, 상기 복수의 칩 부분 및 칩 부분 분리부를 에칭하는 단계를 포함하는 것을 특징으로 하는 개구 플레이트 제조방법.
  9. 패턴부; 및 상기 각각의 패턴부보다 작은 강도를 갖는 취약부를 구비하는 것을 특징으로 하는 기판.
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