KR100290873B1 - 박막트랜지스터제조방법 - Google Patents
박막트랜지스터제조방법 Download PDFInfo
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 종래의 오프셋을 갖는 박막트랜지스터에 있어서 원하는 오프전류레벨을 갖기 위해 오프셋영역의 길이를 길게할 경우 그에 따라 온전류가 줄어들게 되어 실제 트랜지스터의 온전류/오프전류비가 감소하는 문제를 해결하기 위해 기판상에 형성된 두꺼운 산화막(2)상에 도전층을 형성하는 공정과, 상기 도전층을 언더컷 식각하여 게이트(13)를 형성하는 공정, 결화물 전면에 질화막(9)을 형성한 다음 에치백하여 상기 게이트(3) 측면에 질화막측벽(9)을 형성하는 공정, 게이트절연막(3)을 형성하는 공정, 상기 게이트절연막(3)상에 바디용 폴리실리콘층(5)을 형성하는 공정, 상기 바디용 폴리실리콘층(5)에 선택적으로 이온주입을 실시하고 재결정호공정을 고쳐 소오스(6) 및 드레인(7)을 형성하는 공정으로 이루어지는 박막트랜지스터 제조방법을 제공한다.
Description
제1도는 종래의 하부게이트 박막트랜지스터 구조를 도시한 단면도.
제2도는 종래의 하부게이트구조 박막트랜지스터의 제조방법을 도시한 공정순서도.
제3도는 본 발명의 하부게이트 박막트랜지스터 구조를 도시한 단면도.
제4도는 본 발명의 하부게이트구조 박막트랜지스터의 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
2.산화막 4.게이트절연막
5.바디용 폴리실리콘층 6.소오스
7.드레인 9.질화막측벽
13.게이트
본 발명은 박막트랜지스터(TFT;Thin Film Transistor) 제조방법에 관한 것으로, 특히 하부게이트(Bottom Gate)구조의 박막트랜지스터 제조방법에 관한 것이다.
종래의 하부게이트구조를 갖는 박막트랜지스터는 제1도에 도시된 바와 같이 두꺼운 산화막(2)위에 게이트(3)가 형성되고 그위에 게이트절연막(4)이 형성되어 있으며, 게이트절연막(4)상에 바디(Body)용 폴리실리콘층이 형성되고, 이 바디용 폴리실리콘에 소오스(6)와 드레인(7)이 형성되어 게이트(3)와 드레인(6)사이에 오프셋(offset)영역이 형성된 구조로 되어 있다.
이러한 구조의 하부게이트 박막트랜지스터의 제조방법을 제2도를 참조하여 설명하면, 먼저, 제2도 (a)와 같이 기판(도시되지 않음)상에 두꺼운 산화막(2)을 형성하고 이위에 게이트(3)를 형성한 후, 결과물 전면에 게이트절연막(4)으로서 산화막을 형성하고 이위에 바디용 폴리실리콘(5)을 증착한다.
이어서 제2도 (b)에 도시된 바와 같이 오프셋영역을 설정하기 위한 소정의 이온주입 마스크(8)를 이용하여 상기 바디용 폴리실리콘층(5)에 선택적으로 이온주입을 실시한 후, 제2도 (c)와 같이 재결정화공정을 거쳐 소오스(6) 및 드레인(7)을 형성함으로써 박막트랜지스터를 완성한다.
상기 종래의 오프셋을 갖는 박막트랜지스터는 원하는 오프전류레벨을 갖기 위해서는 오프셋영역의 길이를 길게해야 되는데 그에 따라 온전류는 줄어들게 되므로 실제 트랜지스터의 온전류/오프전류비가 줄어드는 문제가 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 게이트와 드레인사이의 전계를 감소시켜 오프전류를 줄일 수 있도록 한 하부게이트구조의 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판상에 형성된 두꺼운 산화막(2)상에 도전층을 형성하는 공정과, 상기 도전층을 언더컷 식각하여 게이트(13)를 형성하는 공정, 결과물 전면에 질화막(9)을 형성한 다음 에치백하여 상기 게이트(3) 측면에 질화막측벽(9)을 형성하는 공정, 결과물 전면에 게이트절연막(4)을 형성하는 공정, 상기 게이트절연막(4)상에 바디용 폴리실리콘층(5)을 형성하는 공정, 상기 바디용 폴리실리콘층(5)에 선택적으로 이온주입을 실시하고 재결정화공정을 거쳐 소오스(6) 및 드레인(7)을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 설명을 상세히 설명한다.
본 발명에 의한 하부게이트구조의 박막트랜지스터는 제3도에 도시된 바와 같이 두꺼운 산화막(2)위에 언더컷(Undercut)식각된 게이트(13)가 형성되고, 상기 게이트(13)의 식각된 부분에는 질화막(9)이 채워져 있으며, 게이트(13) 및 질화막(9) 상부에는 게이트절연막(3)이 형성되어 있다.
그리고 게이트절연막(3)상에는 바디용 폴리실리콘층(5)에 형성된 소오스(6) 및 드레인(7)이 형성된 구조로 되어 있다.
이와 같은 구조의 박막트랜지스터를 형성하는 방법을 제4도를 참조하여 설명하면 다음과 같다.
먼저, 제4도 (a)에 도시된 바와 같이 기판(도시되지 않음)상에 두꺼운 산화막(2)을 형성한 후, 이위에 게이트 형성을 도전층을 형성하고 상기 도전층상에 포토레지스트(PR)를 도포한 다음 이를 게이트패턴으로 패터닝한다. 이어서 상기 포토레지스트(PR)을 마스크로 하여 상기 도전층을 언더컷 식각하여 게이트(13)를 형성한다.
다음에 제4도 (b)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 결화물 전면에 질화막(9)을 형성한 다음, 제4도 (c)에 도시된 바와 같이 상기 질화막을 에치백하여 상기 게이트(3) 측면에 질화막측벽(9)을 형성한다.
이어서 제4도 (c)에 도시된 바와 같이 상기 결과물 전면에 게이트절연막(4)을 형성하고 그위에 바디용 폴리실리콘층(5)을 형성한 후, 오프셋영역을 설정하기 위한 소정의 이온주입 마스크(8)를 이용하여 상기 바디용 폴리실리콘층(5)에 선택적으로 이온주입을 실시하고 재결정화공정을 거쳐 소오스(6) 및 드레인(7)을 형성함으로써 박막트랜지스터를 완성한다.
상기와 같이 본 발명에서는 게이트를 언더컷 식각에 의해 형성하고 이 식각된 부분은 질화막으로 체움으로써 질화막(예컨대 SiH4)으로부터 나오는 수소(Hydrogen)에 의해 바디용 폴리실리콘의 댕글링본드(Dangling Bond)가 채워지게 되며 트랩밀도(Trap Density)가 줄어들게 되고, 게이트와 드레인 사이에 형성된 질화막측벽으로 인해 전계가 줄어들어 오프전류가 감소하게 된다. 따라서 온/오프전류비를 향상시킬 수 있게 된다.
Claims (1)
- 기판상에 형성된 두꺼운 산화막(2)상에 도전층을 형성하는 공정과, 상기 도전층을 언더컷 식각하여 게이트(13)를 형성하는 공정, 결과물 전면에 질화막(9)을 형성한 다음 에치백하여 상기 게이트(3) 측면에 질화막측벽(9)을 형성하는 공정, 결과물 전면에 게이트절연막(3)을 형성하는 공정, 상기 게이트절연막(3)상에 바디용 폴리실리콘층(5)을 형성하는 공정, 상기 바디용 폴리실리콘층(5)에 선택적으로 이온주입을 실시하고 재결정화공정을 거쳐 소오스(6) 및 드레인(7)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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