KR100286508B1 - 영상 표현 디지탈 신호를 인코딩하는 장치 및, 이에 대응하는 디코딩 장치 - Google Patents

영상 표현 디지탈 신호를 인코딩하는 장치 및, 이에 대응하는 디코딩 장치 Download PDF

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Abstract

본 발명은 블럭으로 세분화된 영상을 표현하는 디지털 신호를 인코딩하는 장치에 관한 것으로, 본 발명에 따른 인코딩 장치는, 제1인코딩 채널과; 제1인버스 양자화 회로(60)와, 인버스 이산 코사인 변환 회로(70)와, 제1가산기(85)와, 화상 메모리(75)와, 모션 보상단(80, 90)과, 감산기(100)를 포함하는 예측 채널과; 차를 계산하는 회로(105)와, 상기 차들을 양자화시키는 회로(115)와, 상기 양자화 된 차들을 인코딩하는 회로(125)를 포함하는 제2인코딩 채널로 구성된, 디지털 신호를 인코딩하는 장치에 있어서, 상기 예측 채널은 차들을 양자화시키는 상기 회로의 출력과 상기 인버스 이산 코사인 변환 회로사이에, 차들을 양자화시키는 상기 회로의 출력 신호를 인버스 양자화시키는 제2회로(155)와 상기 제1 및 제2인버스 양자화 회로의 출력 신호들을 가산하는 제2가산기(165)를 포함하는 추가 브랜치로서, 상기 제2가산기의 출력은 상기 인버스 이산 코사인 변환 회로의 입력에 연결되는, 추가 브랜치를 또한 포함하는 것을 특징으로 한다.

Description

영상을 표현하는 디지털 신호를 인코딩하는 장치와 이에 대응하는 디코딩 장치
제1도는 본 발명에 따른 인코딩 장치의 실시예를 도시한 도면.
제2도는 본 발명에 따른 디코딩 장치의 실시예를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 이산 코사인 변환 회로 20 : 양자화 회로
30 : 제1가변 길이 인코딩 회로 40 : 버퍼 메모리
50 : 레이트 제어 회로 60 : 제1인버스 양자화 회로
70 : 인버스 이산 코사인 변환 회로 80 : 모션 평가 회로
85 : 가산기 90 : 모션 보상 회로
95 : 포맷 변환 회로 100 : 감산기
210 : 인버스 이산 코사인 변환 회로 225 : 제1가변 길이 디코딩 회로
260 : 제3인버스 양자화 회로 275 : 화상 메모리
290 : 모션 보상 회로 325 : 제2가변 길이 디코딩 회로
355 : 제4인버스 양자화 회로
본 발명은 블럭들로 세분화된 영상에 대응하는 디지털 신호를 인코딩하는 장치에 관한 것으로, 본 장치는, 이산 코사인 변환 회로(discrete cosine transform circuit)와 결정된 제1 양자화 스텝을 가지는 양자화 회로와 가변-길이 인코딩 회로와 결정된 퀄리티 레벨(quality level)을 갖는 인코딩된 신호를 공급하는 버퍼 메모리와 레이트 제어 회로를 포함하는 제1인코딩 채널(first encoding channel)과, 상기 양자화 회로의 출력에 있는 제1인버스(inverse) 양자화 회로와 인버스 이산 코사인 변환 회로와 제1가산기와 화상 메모리와 모션 보상단(motion compensation stage)과 인코딩될 상기 디지털 신호로부터 상기 단의 예측된 출력 신호를 감산하는 감산기를 포함하는 예측 채널(prediction channel)과, 상기 이산 코사인 변환 회로로부터 전송된 신호에 따라서 차이를 계산하는 회로와 상기 제1 양자화 스텝보다 더 세분화된 제2 양자화 스텝으로 그 차이를 양자화하는 회로와 상기 양자화된 차이를 인코딩하는 회로를 포함하는 제2인코딩 채널(second encoding channel)을 포함한다. 본 발명은 특히 2개의 영상 퀄리티 레벨을 가진 텔레비젼 화상을 분배하는 분야에 적용되며 MPEG 표준과 양립가능하다.
디지털 채널로 영상을 전송하는데는 기존 채널의 레이트(rate)를 고려하면서, 이들 영상에 포함된 정보를 압축할 필요가 있다. 이를 위한 많은 인코딩 기술이 있으며 가장 최근에 이용되는 기술중의 하나는 이산 코사인 변환(discrete cosine transform)(DCT)이라고 하는 연속적인 수학적 변환으로서, 이 변환후에는 상기 변환에 의해 얻어진 계수의 양자화와 그렇게 양자화된 값들의 가변-길이 인코딩이 이어지고, 이러한 동작들은 영상의 모션의 예측에 의해 완료된다. 임시 예측(temporal prediction)은 상기 양자화된 값들에 따라서 수행되며, 인코딩시에는 각각의 현재 영상에 대응하는 신호를 나타내는 것이 아니라 현재 영상과 이전의 영상간의 차이를 나타내는 신호를 나타내는데, 이때 상기 2개의 영상을 분리시키는 시구간(time interval)에서 상기 2개의 영상간의 모션을 고려한다.
이와 같은 형태의 장치는 미국 특허 제4,958,226호에 기재되어 있다. 처음에 제1영상 퀄리티 레벨을 얻기 위한 제1인코딩 채널과 예측 채널을 포함하는 이러한 장치의 구조는 상기 제1인코딩 채널로부터 얻어진 잔차(residual error)라고 하는 값을 인코딩하는 제2채널을 또한 포함한다. 계속해서 디코딩되어 재생된 영상은 상보 정보(complementary information)로부터 이익을 얻으며, 이 상보 정보에 의해 제2영상 퀄리티 레벨이 얻어질 수 있다.
본 발명의 목적은 이러한 제2영상 퀄리티 레벨을 상당히 개선시킬 수 있는 완전한 인코딩 장치를 제공하는 것이다.
이러한 목적으로 본 발명은 서두에서 기술한 것과 같은 인코딩 장치에 관한 것이며, 본 장치는, 예측 채널이, 차이를 양자화시키는 상기 회로의 출력과 상기 인버스 이산 코사인 변환 회로사이에, 차이를 양자화시키는 상기 회로의 출력 신호를 인버스 양자화시키는 제2회로와 상기 제1 및 제2인버스 양자화 회로의 출력 신호를 가산하는 제2가산기를 포함하는 추가 브랜치(supplementary branch)를 포함하되, 상기 제2가산기의 출력이 상기 인버스 이산 코사인 변환 회로의 입력에 연결되는 것을 특징으로 한다.
이렇게하여 설계된 구조는 인코더내에 추가 피드백 브랜치(supplementary feedback branch)를 배열시킨 구조로 이루어지며, 상기 브랜치는 제2인코딩 채널에 의해 처리된 정보 성분을 취하여 이것을 예측 채널에 의해 처리된 정보 성분과 결합시켜 더욱 정확한 예측을 보장한다.
본 발명의 또다른 목적은 상기에서 설명된 구조의 인코딩 장치에 의해 이미 인코딩된 신호를 디코딩하는 장치를 제공하는 것이다.
본 발명에 따라서, 상기 디코딩 장치는, 제1가변-길이 디코딩 회로와 상기 결정된 양자화 스텝에 따라서 동작하는 제3인버스 양자화 회로와 인버스 이산 코사인 변환 회로와 모션 보상단(motion compation stage)을 직렬로 포함하는 제1디코딩 채널(first decoding channel)로 구성되되, 상기 모션 보상단은 모션 보상회로와 제3가산기를 포함하고, 상기 제3가산기의 제1입력은 상기 인버스 이산 코사인 변환 회로의 출력 신호를 수신하고, 상기 제3가산기의 제2입력은 상기 모션 보상 회로의 출력 신호를 수신하고, 상기 제3가산기는 인가된 디코딩된 신호를 디코딩 장치의 출력과, 그리고 화상 메모리를 통하여 상기 모션 보상 회로의 입력으로 공급하는, 상기 디코딩 장치는, 제2가변-길이 디코딩 회로와 상기 제1양자화 스텝보다 더 세분화된 상기 양자화 스텝에 따라서 동작하는 제4인버스 양자화 회로와 제4가산기로서 2개의 입력을 상기 제3 및 제4인버스 양자화 회로의 출력 신호로부터 수신하고, 출력 신호는 상기 인버스 이산 코사인 변환회로의 입력으로 인가되는 제4가산기를 직렬로 포함하는 제2디코딩 채널(second decoding channel)을 포함하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 대해서 실시예들을 통해서 상세히 설명한다.
제 1 도의 인코딩 장치는 이산 코사인 변환 회로(10)를 포함한다. 8×8 픽셀의 포맷을 갖는 화상 블럭들에 실시되는 상기 변환 회로에 의해서 이 회로의 입력부에 수신된 그리고 화상들에 대응하는 디지털 신호를 8×8 계수들의 블럭으로 변환시킬 수 있으며, 8×8 계수들 중 첫번째 계수는 고려중인 블럭의 픽셀들의 그레이 레벨(grey level)의 평균값을 나타내고, 나머지 63개의 계수들은 이 블럭내의 차 공간 주파수들(different spatial frequencies)을 나타낸다.
양자화 회로(20)는 회로(10)의 상기와 같은 출력 계수들 각각을 양자화시킨다. 이러한 양자화는 8×8 블럭에서 고려된 계수의 위치에 관한 것이며(높은 공간 주파수는 인간의 눈에 잘 지각되지 않으며 따라서 대응하는 계수들의 양자화는 덜 정확한 양자화를 주면서 비교적 큰 양자화 스텝에서 실시될 수 있다) 이하에서 기술되는 레이트(rate)에 따르는 양자화 계수(quantization factor)에 관한 것이다. 얻어진 양자화 값들은 계속해서 제1가변 길이 인코딩 회로(30)에 공급되고, 상기 인코딩 회로(30)의 출력은 인코딩된 워드(words)를 기억하는 버퍼 메모리(40)에 접속된다. 상기 버퍼 메모리(40) 저장(filling)의 기능으로서, 상기 메모리(40)의 출력부에 배열된 레이트 제어 회로(50)는 상기 언급된 양자화 계수를 양자화 회로(20)에 공급하고, 양자화 스텝은 상기 메모리(40)가 오버플로우되거나 비워지지 않는 방법으로, 이 양자화 계수의 저장-관련 값(filling-related value)에 의해서 변경될 수 있다. 레이트 제어를 이용한 상기와 같은 인코딩 체인은 예컨대 유럽 특허출원 EP 0 448 491호에 기재되어 있고 따라서 본 발명에 있어서 유리하지 않다. 버퍼 메모리(40)의 출력 신호는 제 1 도에서 LQ로 표시된, 주어진 퀄리티 레벨(quality level)에 대응하는 인코딩된 신호들이다.
얻어진 양자화 값들은 먼저 인버스 양자화 회로(60)를 포함하는 예측 채널에 또한 공급된다. 이산 코사인 변환 회로(10)의 출력에 나타난 원시 계수들(original coefficients)과 회로(60)의 출력에서의 인버스 양자화에 이은 양자화후의 동일 계수들간의 차는 감산기(105)에 의해 계산될 수 있다. 더 세분화된 양자화 및 이들 새로이 양자화된 값들을 인코딩하기 위해서, 이들 차는 계속해서 제2인코딩 체인에 공급된다. 지금까지 기술된 방식과 유사한 방식으로, 상기 제2인코딩 체인은 제1양자화 회로의 양자화 스텝보다 더 세분화된 양자화 스텝을 가진 제2양자화 회로(115)를 포함하며, 상기 제2양자화 회로(115) 다음에는 그 출력이 버퍼 메모리(135)에 접속되는 제2가변-길이 인코딩 회로(125)가 이어진다. 상기 메모리(135) 저장의 기능으로서, 제2제어 회로(145)는 양자화 계수를 제2양자화 회로(115)에 공급한다. 상기에서 기술된 바와 같이, 메모리(135)의 레이트 제어를 보장하기 위해서 이 양자화 계수는 그 효과를 양자화 스텝의 선택의 효과들과 결합시킨다. 회로(115)에 의해 실현된 더 세분화된 상보 양자화(complementary quantization) 때문에 상기 메모리(135)의 출력 신호는 제1메모리(40)의 출력에서의 퀄리티 레벨보다 더 높은 레벨인, HQ로 표시된 퀄리티 레벨에 대응하는 인코딩된 신호이다.
본 발명에 따라서, 인버스 양자화 회로(60)의 출력에 나타난 계수들과 제2양자화 회로(115)의 출력에 배열된 제2인버스 양자화 회로(155)의 출력에 나타난 계수들의 합은 가산기(165)에 의해 계산될 수 있다. 상기 합은 예측 채널, 더 구체적으로는 인버스 이산 코사인 변환 회로(70)에 공급되고, 상기 회로(70)는 회로(10)에 의해 수행된 변환의 인버스 변환, 즉 DCT 계수들에 근거하여 8×8 픽셀 블럭들에 대응하는 디지털 신호의 재생을 보장한다. 상기 디지털 신호는 가산기(85)의 제1입력에 공급되고, 가산기(85)의 출력 신호는 화상 메모리(75)에 저장된다.
상기 메모리(75)의 출력 신호는 모션 추정 회로(motion estimation circuit)(80)와 모션 보상 회로(motion compensation circuit)(90)(이 회로의 제1입력은 상기 메모리(75)의 출력 신호를 수신함)를 포함하는 모션 보상단(motion compation stage)에 인가된다. 회로(80)는 인코딩 장치로부터 디지털 입력 신호를 수신하고, 각 화상 블럭에 대해서, 선행하는 영상의 대응 블럭에 관하여 그것의 모션을 나타내는 변위 벡터를 결정한다(이 결정은 블럭 정합으로 알려져 있다). 이렇게 결정된 벡터는 모션 보상 회로(90)의 제2입력에 인가되고, 이 회로(90)는 예측된 블럭을 공급하며, 이 예측된 블럭과 선행된 블럭과의 차는 이산 코사인 변환 회로(10)에 선행하는 감산기(100)에서 결정된다. 상기 예측된 블럭은 또한 가산기(85)의 제2입력에 공급된다.
감산기(100)의 제1입력은 포맷 변환 회로(95)의 출력 신호를 수신하고, 이 회로(95)는 그 출력에서 블럭 형태로 나타날 화상에 대응하는 장치로부터의 디지털 입력 신호를 수신한다. 따라서 회로(10)의 입력에 나타난 디지털 신호는 연속된 화상 블럭에 대응하는 인코딩 장치의 입력 신호가 아니고 각각의 원래의 화상 블럭과 예측 채널(인버스 양자화 회로(60)의 입력과 모션 보상 회로(90)의 출력간에 존재)에서 수행된 동작후에 원래의 화상 블럭으로부터 공제된 예측 블럭간의 차이를 나타내는 신호이다.
구성 요소들(105 내지 165)이 없다면, 회로들(60, 70, 75, 80, 85, 90)을 포함하는 채널은 종래의 예측 채널을 구성한다. 상기 구성 요소들(105 내지 165)의 배열로서 개선된, 세분화된 양자화가 수행될 수 있으며, 이에 따라서 상보 인코딩 동작이 실행되며, 이 실행으로 인해 메모리(135)의 출력에서 더 양호한 퀄리티의 인코딩된 신호를 가져오며, 상기 종래의 예측에 비해 더욱 세분화된 예측이 가능해진다.
본 발명은 이제까지 기술되고 도시된 실시예에 한정되는 것은 아니다. 본 발명은 제 1 도의 장치에 의해서 인코딩된 신호를 디코딩하는 디코딩 장치에 관한 것이기도 한다.
이와 같은 디코딩 장치에 대한 실시예는 제 2 도에 도시되어 있다. 상기 실시예에서, 상기 장치는, 제1가변 길이 디코딩 회로(225), 결정된 양자화 스텝에 따라서 동작하는 제3인버스 양자화 회로(260), 인버스 이산 코사인 변환 회로(210), 모션 보상단을 직렬로 포함하는 제1디코딩 채널을 구비한다. 상기 보상단은 인코딩 동작에 있어서와 마찬가지로 예측 정보를 공급하는 모션 보상 회로(290)와 2개 입력은 인버스 양자화 회로의 출력 신호와 상기 모션 보상 회로의 출력 신호를 수신하는 제3가산기(265)를 포함한다. 상기 가산기(265)는 인가된 디코딩 신호를 디코딩 장치의 출력으로 그리고 화상 메모리(275)를 통하여 상기 모션 보상 회로의 입력으로 공급한다. 또한 디코딩 장치는, 제2가변-길이 디코딩 회로(325), 제1스텝에서보다 더 세분화된 양자화 스텝에 따라서 동작하는 제4인버스 양자화 회로(355), 제4가산기(365)를 직렬로 포함하는 제2디코딩 채널을 구비한다. 상기 가산기(365)의 2개 입력은 상기 제3 및 제4인버스 양자화 회로(260, 355)로부터 출력 신호를 수신하고, 상기 가산기의 출력 신호는 인버스 이산 코사인 변환 회로(210)의 입력으로 인가된다.
본 디코딩 장치에 있어서, 제1디코딩 채널은 상기에서 LQ로 표시된 결정된 퀄리티 레벨로된 대응하는 인코딩된 신호를 수신하고, 제2디코딩 채널은 상기에서 HQ로 표시된 개선된 퀄리티 레벨로된 대응하는 인코딩된 신호를 수신한다. 이렇게 디코딩된 정보 성분을 상기 2개의 채널 각각에 가하는 것은 디코딩 장치의 출력에서 이와 같은 개선된 퀄리티 레벨을 갖는 화상을 재구성하는 가능성을 제공한다. 만일 어떤 이유로해서 인코딩된 신호 LQ만이 수신된다면, (이 신호는 전송중에 증가한 보호 레벨에 종속됨), 제2디코딩 채널은 제 2 도에서 파선으로 표시한 스위치(390)에 의해 비동작 상태로 될 수 있다. 제 2 도는 상기 인코딩된 신호 LQ를 수신하는 단일 디코딩 채널을 가진 종래의 회로도 형태로 도시되어 있으며 단지 상기 결정된 퀄리티 레벨 LQ를 가진 재구성된 화상을 공급한다.

Claims (3)

  1. 블럭들로 세분화된 영상에 대응하는 디지털 신호를 인코딩하는 장치로서, 이산 코사인 변환 회로(discrete cosine transform circuit)와, 결정된 제1양자화 스텝을 가지는 양자화 회로(quantizing circuit)와, 가변-길이 인코딩 회로와, 결정된 퀄리티 레벨을 가지는 인코딩된 신호를 공급하는 버퍼 메모리(buffer memory)와, 레이트 제어 회로(rate control circuit)를 포함하는 제1인코딩 채널(first encoding channel)과, 상기 양자화 회로의 출력에 있는 제1인버스 양자화 회로(first inverse quantizing circuit)와, 인버스 이산 코사인 변환 회로와, 제1가산기와, 화상 메모리와, 모션 보상단(motion compensation stage)과, 인코딩될 상기 디지털 신호로부터 상기 단의 예측된 출력 신호를 감산하는 감산기를 포함하는 예측 채널(prediction channel)과, 상기 이산 코사인 변환 회로의 신호 다운스트림(signals downstream)에 기초하여 차(differences)를 계산하는 회로와, 상기 제1양자화 스텝보다 더 세분화된 제2양자화 스텝으로 상기 차들을 양자화하는 회로와, 상기 양자화된 차들을 인코딩하는 회로를 포함하는 제2인코딩 채널(second encoding channel)로 구성되는, 블럭들로 세분화된 영상에 대응하는 디지털 신호를 인코딩하는 장치에 있어서, 상기 예측 채널은, 상기 차들을 양자화시키는 상기 회로의 출력과 상기 인버스 이산 코사인 변환 회로사이에, 상기 차들을 양자화시키는 상기 회로의 출력 신호를 인버스 양자화시키는 제2인버스 양자화 회로와, 상기 제1 및 제2인버스 양자화 회로의 출력 신호들을 가산하는 제2가산기를 포함하는 추가 브랜치(supplementary branch)를 더 포함하되, 상기 제2가산기의 출력은 상기 인버스 이산 코사인 변환 회로의 입력에 접속되는 것을 특징으로 하는, 블럭들로 세분화된 영상에 대응하는 디지털 신호를 인코딩하는 장치.
  2. 제1항의 인코딩 장치에 의해 사전에 인코딩된 신호를 디코딩하는 장치로서, 제1가변-길이 디코딩 회로와, 상기 결정된 제1양자화 스텝에 따라서 동작하는 제3인버스 양자화 회로와, 인버스 이산 코사인 변환 회로(inverse discrete cosine transform circuit)와, 모션 보상단(motion compensation stage)을 직렬로 포함하는 제1디코딩 채널(first decoding channel)로 구성되는 장치이되, 상기 모션 보상단은 모션 보상 회로와 제3가산기를 포함하고, 상기 제3가산기의 제1입력은 상기 인버스 이산 코사인 변환 회로의 출력 신호를 수신하고, 상기 제3가산기의 제2입력은 상기 모션 보상 회로의 출력 신호를 수신하고, 상기 제3가산기는 인가된 상기 디코딩된 신호들을 디코딩 장치의 출력으로 또한, 화상 메모리를 통하여 상기 모션 보상 회로의 입력으로 공급하는, 제1항의 인코딩 장치에 의해 사전에 인코딩된 신호를 디코딩하는 장치에 있어서, 상기 디코딩 장치는, 제2가변-길이 디코딩 회로와, 상기 제1양자화 스텝보다 더 세분화된 상기 제2양자화 스텝에 따라서 동작하는 제4인버스 양자화 회로와, 제4가산기로서 2개의 입력은 상기 제3 및 제4인버스 양자화 회로의 출력 신호를 수신하고, 출력 신호는 상기 인버스 이산 코사인 변환 회로의 입력으로 인가되는 제4가산기를 직렬로 포함하는 제2디코딩 채널(second decoding channel)을 포함하는 것을 특징으로 하는 디코딩 장치.
  3. 제2항에 있어서, 상기 제2디코딩 채널은, 상기 제4인버스 양자화 회로와 상기 제4가산기사이에 직렬로 배열되어 상기 제2디코딩 채널을 비동작 상태로 만드는 스위치를 포함하는 것을 특징으로 하는 디코딩 장치.
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