JP2826321B2 - 直交変換符号化装置 - Google Patents
直交変換符号化装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は,テレビ信号を高能率符号化する直交変換符
号化装置に関し,特に,直交変換器を含むフレーム間予
測符号化装置に関する。
号化装置に関し,特に,直交変換器を含むフレーム間予
測符号化装置に関する。
従来,フレーム間予測符号化方式を用いた直交変換符
号化装置においては,その基本構成は第4図に示すもの
であり通常はフレームメモリの出力を用いて動き補償を
行い,これを予測信号と局部復号信号ループ内におい
て,直交変換及び直交逆変換を常時行っていた。尚,第
4図において2,2′は直交変換器,3は直交逆変換器,7は
減算器,8は量子化器,10は逆量子化器,11は加算器,12は
フレームメモリである。
号化装置においては,その基本構成は第4図に示すもの
であり通常はフレームメモリの出力を用いて動き補償を
行い,これを予測信号と局部復号信号ループ内におい
て,直交変換及び直交逆変換を常時行っていた。尚,第
4図において2,2′は直交変換器,3は直交逆変換器,7は
減算器,8は量子化器,10は逆量子化器,11は加算器,12は
フレームメモリである。
上述した従来の直交変換符号化装置においては,局部
復号信号ループ内で常時直交変換及び直交逆変換を行っ
ているため,その有限精度による演算誤差が発生し,時
間の経過とともにその誤差が累積し,本来は有効データ
が発生しない静止領域上などで無効ブロックデータが有
効ブロックデータとなる場合が生じ,データ伝送効率が
低下するという欠点があった。
復号信号ループ内で常時直交変換及び直交逆変換を行っ
ているため,その有限精度による演算誤差が発生し,時
間の経過とともにその誤差が累積し,本来は有効データ
が発生しない静止領域上などで無効ブロックデータが有
効ブロックデータとなる場合が生じ,データ伝送効率が
低下するという欠点があった。
本発明は従来のもののこのような欠点を除去した直交
変換符号化装置を提供するものである。
変換符号化装置を提供するものである。
本発明によれば、ディジタル化された画像データを直
交変換する第1の直交変換器と、該第1の直交変換器の
出力を一方の入力とする減算器と、該減算器の出力を量
子化する量子化器と、該量子化器の出力を逆量子化する
逆量子化器と、該逆量子化器出力を一方の入力とする加
算器と、該加算器出力を直交逆変換する直交逆変換器
と、該直交逆変換器の出力データを記憶するフレームメ
モリと、該フレームメモリから読み出されたデータを直
交変換し、その出力が前記減算器及び前記加算器のそれ
ぞれの他方の入力に接続される第2の直交変換器と、前
記減算器出力及び前記量子化器出力の少なくとも一方
を、複数サンプルからなるブロック毎に演算し、その演
算結果が予め設定されたしきい値以下の場合はそのブロ
ックを無効ブロックと判定し、それ以外の場合はそのブ
ロックを有効ブロックと判定する手段と、無効ブロック
と判定されたブロックについての前記直交逆変換器の出
力データは前記フレームメモリへの書込みを回避する手
段とを有することを特徴とする直交変換符号化装置が得
られる。
交変換する第1の直交変換器と、該第1の直交変換器の
出力を一方の入力とする減算器と、該減算器の出力を量
子化する量子化器と、該量子化器の出力を逆量子化する
逆量子化器と、該逆量子化器出力を一方の入力とする加
算器と、該加算器出力を直交逆変換する直交逆変換器
と、該直交逆変換器の出力データを記憶するフレームメ
モリと、該フレームメモリから読み出されたデータを直
交変換し、その出力が前記減算器及び前記加算器のそれ
ぞれの他方の入力に接続される第2の直交変換器と、前
記減算器出力及び前記量子化器出力の少なくとも一方
を、複数サンプルからなるブロック毎に演算し、その演
算結果が予め設定されたしきい値以下の場合はそのブロ
ックを無効ブロックと判定し、それ以外の場合はそのブ
ロックを有効ブロックと判定する手段と、無効ブロック
と判定されたブロックについての前記直交逆変換器の出
力データは前記フレームメモリへの書込みを回避する手
段とを有することを特徴とする直交変換符号化装置が得
られる。
次に本発明を図面を参照して説明する。
第3図は本発明の原理を説明するブロック図である。
同図は,局部復号信号ループのみを原理的に示したもの
であり,有効ブロックデータに対しては切換器4はa側
に接続されているが,無効ブロックデータに対しては切
換器4はb側に接続され,直交変換及び直交逆変換され
ないデータがフレームメモリ12に書込まれる。
同図は,局部復号信号ループのみを原理的に示したもの
であり,有効ブロックデータに対しては切換器4はa側
に接続されているが,無効ブロックデータに対しては切
換器4はb側に接続され,直交変換及び直交逆変換され
ないデータがフレームメモリ12に書込まれる。
第1図及び第2図は,本発明直交変換符号化装置の2
つの実施例を示すブロック図である。
つの実施例を示すブロック図である。
先ず,第1図に示す実施例について説明する。第1図
(a)は符号器のブロック図,同図(b)は復号器のブ
ロック図である。
(a)は符号器のブロック図,同図(b)は復号器のブ
ロック図である。
第1図に示す実施例では,局部復号信号ループ内の直
交変換器2′及び直交逆変換器3をブロックの有効/無
効情報によってバイパスさせ,無効ブロック時に,フレ
ームメモリに直交変換及び直交逆変換されたデータを書
込まない構成となっている。
交変換器2′及び直交逆変換器3をブロックの有効/無
効情報によってバイパスさせ,無効ブロック時に,フレ
ームメモリに直交変換及び直交逆変換されたデータを書
込まない構成となっている。
同図において,6はA/D変換された画像データ0618が入
力される入力端子,2,2′は画像データを直交変換する直
交変換器,3は直交逆変換する直交逆変換器,18は入力端
子6から入力される画像データ0618とフレームメモリ12
の出力データ1217とを入力して,現フレーム信号と前フ
レーム信号とのブロック毎のパターンマッチングを行
い,動ベクトルを計算する動ベクトル検出回路であり,7
は直交変換された入力画像データ0207から直交変換され
た予測信号0702を減算し,予測誤差信号0714を出力する
減算器,13は減算器7の出力である予測誤差信号0714を
ブロック毎に演算し,その演算結果が予じめ設定された
しきい値以下の場合,そのブロックを無効ブロックと判
定する有効/無効ブロック判定回路である。この有効/
無効ブロック判定回路13は減算器7の出力を基に有効ブ
ロックから無効ブロックかを判定するものであるが、そ
の代りに、減算器7の出力及び量子化器8の出力を基に
同様に判定しても良いし、量子化器8の出力のみを基に
同様に判定しても良い。
力される入力端子,2,2′は画像データを直交変換する直
交変換器,3は直交逆変換する直交逆変換器,18は入力端
子6から入力される画像データ0618とフレームメモリ12
の出力データ1217とを入力して,現フレーム信号と前フ
レーム信号とのブロック毎のパターンマッチングを行
い,動ベクトルを計算する動ベクトル検出回路であり,7
は直交変換された入力画像データ0207から直交変換され
た予測信号0702を減算し,予測誤差信号0714を出力する
減算器,13は減算器7の出力である予測誤差信号0714を
ブロック毎に演算し,その演算結果が予じめ設定された
しきい値以下の場合,そのブロックを無効ブロックと判
定する有効/無効ブロック判定回路である。この有効/
無効ブロック判定回路13は減算器7の出力を基に有効ブ
ロックから無効ブロックかを判定するものであるが、そ
の代りに、減算器7の出力及び量子化器8の出力を基に
同様に判定しても良いし、量子化器8の出力のみを基に
同様に判定しても良い。
また,8は予測誤差信号0714を量子化し,符号化ループ
出力信号0815を出力し,無効ブロックデータに対しては
0を出力する量子化器,10は符号化ループ出力信号0815
を逆量子化し,予測誤差信号1011を出力する逆量子化
器,4は有効/無効ブロック信号1315により制御され,有
効ブロック時にはa側に,無効ブロック時にはb側に切
換える切換器,11は切換器4によって選択された予測信
号0411と予測誤差信号1011を加算し局部復号信号1103を
出力する加算器である。
出力信号0815を出力し,無効ブロックデータに対しては
0を出力する量子化器,10は符号化ループ出力信号0815
を逆量子化し,予測誤差信号1011を出力する逆量子化
器,4は有効/無効ブロック信号1315により制御され,有
効ブロック時にはa側に,無効ブロック時にはb側に切
換える切換器,11は切換器4によって選択された予測信
号0411と予測誤差信号1011を加算し局部復号信号1103を
出力する加算器である。
更に,15は符号化ループ出力信号0815に有効/無効ブ
ロック信号1315及び動ベクトル信号1815を多重化する多
重化回路,17は動ベクトル信号1815によりその遅延量を
制御される可変遅延回路,14はブロック時間の遅延を行
うブロック遅延回路,16は直交変換器2′で生じる遅延
を補償する遅延回路,9は出力端子である。
ロック信号1315及び動ベクトル信号1815を多重化する多
重化回路,17は動ベクトル信号1815によりその遅延量を
制御される可変遅延回路,14はブロック時間の遅延を行
うブロック遅延回路,16は直交変換器2′で生じる遅延
を補償する遅延回路,9は出力端子である。
また,同図(b)において,第1図(a)と同一符号
は同一構成要素を示し19は符号器からのデータ信号を入
力する入力端子,20は入力信号1520から有効/無効ブロ
ック信号2004,符号化ループ入力信号2010及び動ベクト
ル信号2017に分離する分離回路,である。
は同一構成要素を示し19は符号器からのデータ信号を入
力する入力端子,20は入力信号1520から有効/無効ブロ
ック信号2004,符号化ループ入力信号2010及び動ベクト
ル信号2017に分離する分離回路,である。
上記構成において,無効ブロックのデータに対して
は,有効/無効ブロック信号1315により切換器4はb側
に接続されるため,局部復号信号1103は直交逆変換回路
3をバイパスしフレームメモリ12に書き込まれ,予測信
号1702は直交変換器2′を通り減算器7に入力されると
同時に,直交変換器2′をバイパスし,遅延回路16及び
ブロック遅延回路14を通り,切換器4により加算器11に
入力される。この時,逆量子化器10の出力は0であるた
めに,無効ブロックに対してはフレームメモリ12には直
交変換及び直交逆変換されたデータが書き込まれないこ
とになる。復号側についても,同様に,無効ブロックに
対して,切換器4により直交変換器2′及び直交逆変換
器3をバイパスさせている。
は,有効/無効ブロック信号1315により切換器4はb側
に接続されるため,局部復号信号1103は直交逆変換回路
3をバイパスしフレームメモリ12に書き込まれ,予測信
号1702は直交変換器2′を通り減算器7に入力されると
同時に,直交変換器2′をバイパスし,遅延回路16及び
ブロック遅延回路14を通り,切換器4により加算器11に
入力される。この時,逆量子化器10の出力は0であるた
めに,無効ブロックに対してはフレームメモリ12には直
交変換及び直交逆変換されたデータが書き込まれないこ
とになる。復号側についても,同様に,無効ブロックに
対して,切換器4により直交変換器2′及び直交逆変換
器3をバイパスさせている。
次に,第2図に示す第2の実施例について説明する。
第2図(a)は符号器のブロック図,同図(b)は復号
器のブロック図である。第2図で示す実施例において,
その構成は前記の第1の実施例のそれと殆んど同じ構成
となっている。同図において,22は無効ブロックのデー
タに対して,フレームメモリの書込みを禁止するための
書込み制御信号2212を出力するフレームメモリ書込み制
御回路である。上記の構成においては,無効ブロックに
対して,フレームメモリ22への書込みを禁止し,直交変
換及び直交逆変換されたデータがフレームメモリ22に書
込まれないようにしている。
第2図(a)は符号器のブロック図,同図(b)は復号
器のブロック図である。第2図で示す実施例において,
その構成は前記の第1の実施例のそれと殆んど同じ構成
となっている。同図において,22は無効ブロックのデー
タに対して,フレームメモリの書込みを禁止するための
書込み制御信号2212を出力するフレームメモリ書込み制
御回路である。上記の構成においては,無効ブロックに
対して,フレームメモリ22への書込みを禁止し,直交変
換及び直交逆変換されたデータがフレームメモリ22に書
込まれないようにしている。
この発明によれば,無効ブロックデータに対して,直
交変換及び直交逆変換されたデータがフレームメモリに
書き込まれないため,有限精度の直交変換を施すことに
よって発生する演算誤差によって,時間の経過とともに
(その誤差が累積し本来は有効データが発生しない静止
領域上で)無効ブロックデータが有効ブロックデータと
して判定される可能性が著しく減少し,伝送効率の向上
がはかれる。
交変換及び直交逆変換されたデータがフレームメモリに
書き込まれないため,有限精度の直交変換を施すことに
よって発生する演算誤差によって,時間の経過とともに
(その誤差が累積し本来は有効データが発生しない静止
領域上で)無効ブロックデータが有効ブロックデータと
して判定される可能性が著しく減少し,伝送効率の向上
がはかれる。
以上説明したように,本発明に係る直交変換符号化装
置においては,無効ブロックデータに対しては,有限精
度の直交変換及び直交逆変換により発生する演算誤差の
影響を受けない構成にすることにより,有限精度の直交
変換及び直交逆変換を行うことにより発生する演算誤差
によって,時間の経過とともに無効ブロックデータが有
効ブロックデータとして判定される可能性が著しく減少
し,伝送効率を向上させる効果がある。
置においては,無効ブロックデータに対しては,有限精
度の直交変換及び直交逆変換により発生する演算誤差の
影響を受けない構成にすることにより,有限精度の直交
変換及び直交逆変換を行うことにより発生する演算誤差
によって,時間の経過とともに無効ブロックデータが有
効ブロックデータとして判定される可能性が著しく減少
し,伝送効率を向上させる効果がある。
第1図は本発明の第1の実施例を示すブロック図,第2
図は第2の実施例を示すブロック図,第3図は本発明の
原理説明図,第4図は従来の一例を示すブロック図であ
る。 1……予測誤差信号出力,5……局部復号信号出力,6,19
……入力端子,9,21……出力端子,2,2′……直交変換器,
3……直交逆変換器,4……切換器,7……減算器,8……量
子化器,10……逆量子化器,11……加算器,12……フレー
ムメモリ,13……有効/無効ブロック判定回路,14……ブ
ロック遅延回路,15……多重化回路,16……遅延回路,17
……可変遅延回路,18……動ベクトル検出回路,20……分
離回路,22……フレームメモリ書込制御回路。
図は第2の実施例を示すブロック図,第3図は本発明の
原理説明図,第4図は従来の一例を示すブロック図であ
る。 1……予測誤差信号出力,5……局部復号信号出力,6,19
……入力端子,9,21……出力端子,2,2′……直交変換器,
3……直交逆変換器,4……切換器,7……減算器,8……量
子化器,10……逆量子化器,11……加算器,12……フレー
ムメモリ,13……有効/無効ブロック判定回路,14……ブ
ロック遅延回路,15……多重化回路,16……遅延回路,17
……可変遅延回路,18……動ベクトル検出回路,20……分
離回路,22……フレームメモリ書込制御回路。
Claims (1)
- 【請求項1】ディジタル化された画像データを直交変換
する第1の直交変換器と、該第1の直交変換器の出力を
一方の入力とする減算器と、該減算器の出力を量子化す
る量子化器と、該量子化器の出力を逆量子化する逆量子
化器と、該逆量子化器出力を一方の入力とする加算器
と、該加算器出力を直交逆変換する直交逆変換器と、該
直交逆変換器の出力データを記憶するフレームメモリ
と、該フレームメモリから読み出されたデータを直交変
換し、その出力が前記減算器及び前記加算器のそれぞれ
の他方の入力に接続される第2の直交変換器と、前記減
算器出力及び前記量子化器出力の少なくとも一方を、複
数サンプルからなるブロック毎に演算し、その演算結果
が予め設定されたしきい値以下の場合はそのブロックを
無効ブロックと判定し、それ以外の場合はそのブロック
を有効ブロックと判定する手段と、無効ブロックと判定
されたブロックについての前記直交逆変換器の出力デー
タは前記フレームメモリへの書込みを回避する手段とを
有することを特徴とする直交変換符号化装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18281688A JP2826321B2 (ja) | 1988-07-23 | 1988-07-23 | 直交変換符号化装置 |
US07/384,545 US5046071A (en) | 1988-07-23 | 1989-07-24 | Communication system capable of improving transmission efficiency by classifying a block sequence into significant and less significant blocks |
CA 606454 CA1318029C (en) | 1988-07-23 | 1989-07-24 | Communication system capable of improving transmission efficiency by classifying a block sequence into significant and less significant blocks |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18281688A JP2826321B2 (ja) | 1988-07-23 | 1988-07-23 | 直交変換符号化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0233284A JPH0233284A (ja) | 1990-02-02 |
JP2826321B2 true JP2826321B2 (ja) | 1998-11-18 |
Family
ID=16124948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18281688A Expired - Lifetime JP2826321B2 (ja) | 1988-07-23 | 1988-07-23 | 直交変換符号化装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5046071A (ja) |
JP (1) | JP2826321B2 (ja) |
CA (1) | CA1318029C (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5351083A (en) * | 1991-10-17 | 1994-09-27 | Sony Corporation | Picture encoding and/or decoding system |
JPH05236465A (ja) * | 1992-02-24 | 1993-09-10 | Sony Corp | ビデオ信号の伝送方法 |
KR0121162B1 (ko) * | 1992-05-20 | 1997-11-18 | 구자홍 | 디지탈 티브이의 영상움직임 보상장치 |
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JPH06153180A (ja) * | 1992-09-16 | 1994-05-31 | Fujitsu Ltd | 画像データ符号化方法及び装置 |
KR970000761B1 (ko) * | 1992-10-07 | 1997-01-18 | 대우전자 주식회사 | 소형 디지탈 방식 고선명 텔레비젼 |
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