KR100279030B1 - 레지스터된클럭카운팅수단을갖는마이크로프로세서 - Google Patents

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Abstract

소정의 카운트에서 조정가능한 셰이프의 명령 신호 및 그것을 이용하여 계층 인터럽트 시스템을 발생하기 위해서 레지스터된 클럭 카운팅을 가지는 마이크로프로세서.
한 마이크로프로세서는 클럭 펄스를 카운트하는 레지스터된 카운팅 수단을 포함한다. 소정의 카운트의 도달위에 한 명령 신호를 발생하며, 더욱더, 다운카운팅에 대하여 변수 사전 설정 카운트를 되풀이하여 수신하는 사전 설정가능 입력 섹션을 가지며, 소정 카운트의 도달의 제어아래 및 연속 명령 신호를 카운트 하기 위하여 상기 명령 신호 출력에 의해 인가된 제2카운트 섹션은 제2의 출력상에 제2명령 신호를 발생한다. 다음으로, 상기 제2명령 신호의 제어아래 프로그램가능한 레지스터된 펄스 셰이퍼 메귀니즘은 직렬 쉬프팅을 실행하고, 제2명령 신호의 셰이프된 변형을 출력한다. 상기 카운팅 수단은 매개변수가능한 인터럽트 우선순위 메커니즘과 또한 관련된다.

Description

레지스터된 클럭 카운팅 수단을 갖는 마이크로프로세서
제1도는 특정된 카운팅 수단에 대한 블럭도.
제2도는 펄스 셰이퍼(shaper) 메커니즘에 대한 블럭도.
제3도는 삽입된 부가기능을 가진 마이크로 프로세서의 블럭도.
제4도는 상기 본 발명을 이용하기 위한 계층 인터럽트 시스템의 도시도.
* 도면의 주요부분에 대한 부호의 설명
22 : 레지스터 70 : 마이크로프로세서
104 : 마스크 레지스터 106 : 데이타 레지스터
[본 발명의 배경]
상기 발명은 소정의 클럭 카운트의 도달 제어하에서 명령 신호 출력상에 한 명령 신호를 발생하는 클럭 입력을 갖는 레지스터된 카운팅 수단을 포함하는 마이크로 프로세서에 관한 것이다. 다양한 카운팅 수단은 미국 특허 제4,792,892(PHF 83614)호 같은 마이크로프로세서의 이용을 위하여 기술된다. 상기 참조문헌은 프로그램 루프 명령이 지연 영역(delay field)을 가지는 마이크로프로세서에 관한 것이다. 상기 지연 영역을 통해서, 상기 루프의 실제 개시는 명령을 조정하는 특정수를 통해 지연된다. 상기 제1루프 명령이 도달한 후에, 상기 루프의 단일 실행내에 다수의 명령 및 상기 루프에 대한 다수의 연속 실행은, 상기 프로그램의 정확한 실행에 도달하기 위하여 카운트 된다. 그러나, 상기 본 발명은 카운팅 명령에 관한 것은 아니다.
특별히 관심이 있는 마이크로프로세서 구조는 이른바 SPARC 프로세서로 설계되어졌고, 이것의 다양한 특징은 참조로 본원에 포함된 동일한 출원 제EP 91201601.2와 EP 92201737.1(PHN 13755)호에 상응하고 이전에 공개되지 않은 미국 출원 제07/896,062호에는 이전에 설명되었다. 상기 본 발명은 상기 제2참조문헌에 따르는 단지 한개의 마이크로프로세서 설계에 한정됨이 없이 다양한 다른 클럭 펄스 주파수로써 직접 실행되거나 수정될 수 있으며, 상기 의도된 프로그램을 일정하게 실행할 필요성이 있다는 것을 인정한다. 이것은 프로그램 가능한 지연 및 재현 횟수를 이용하기 위한 필요성을 표시한다. 더욱더 상기 종료 명령 신호는 변수 및 프로그램 가능한 셰이프(shape)를 가질 수 있다. 상기 본래의 설계를 완성하는 시점에서 앞서 공지되고 있는 실제로 실현가능한 범위 없이 일명, 상기 문제는 동일한 단일 칩(chip)상에 다양한 하드웨어 기능 레벨을 삽입함으로써 발생된다. 예컨데, 하나는 마이크로프로세서 샘플에 일정하게 되풀이하는 오디오 신호를 둘수 있으며, 그럼에 의해 다른 타스크(tasks)의 상기 범위가 훨씬 더 변화가능하게 될 수 있다.
[본 발명의 요약]
따라서, 본 발명의 목적은, 삽입된 환경(enviromnent)에 제한되지 않더라도, 독립된 클럭 주파수로써 및 가변적으로 셰이프가능한 제2명령 신호에서 일정한 프로그램 실행을 허용하여 적용할 수 있는 상기 레지스터된 카운팅 수단의 값싼 실행을 제공하는 것이다. 이것은 지연의 제어, 주기, 및 명령 신호의 셰이프가 소프터(softer)될 것이라는 의미이다. 이제부터, 상기 본 발명의 사상중에 하나에 따라서, 상기 발명은 상기 카운팅 수단이,
상기 클럭 입력을 가지고, 상기 소정의 클럭 카운트로 카운트하는 변수 사전 설정 카운트를 되풀이하여 수신하도록 배열되는 사전설정 입력 섹션(section)과,
연속의 상기 명령 신호를 카운트하기 위하여 그리고 소정의 명령 신호 카운트의 도달을 제어하는 하에서 제2의 출력상에 제2의 명령 신호를 발생하기 위하여 상기 명령 신호출력에 의해 제공되는 제2카운트 섹션과,
직렬의 쉬프팅을 통하여 상기 제2의 명령 신호의 제어 아래서 상기 제2의 명령 신호의 셰이프된 변형을 출력하기 위해서 상기 제2출력에 의해 제공되는 프로그램 가능하게 레지스터된 펄스 셰이퍼 메커니즘을 구비하는 것을 특징으로 한다.
유효하게, 상기 섹션 및 상기 메커니즘은 상기 마이크로프로세서의 표준 메모리 단어 길이상에 맵(map)된다. 어떤 정해진 프로세서에 제공된 "대체 메모리 공간(space)"의 상기 특징은 이용가능한 하드웨어상에 한개 이상의 상기 카운팅 수단의 간단한 맵핑(mapping)을 허용하는 것이 발견된다.
본 발명은 상기 발명을 이용을 위한 계층 인터럽트 시스템에 관한 것이다. 특히 다양한 상기 레지스터된 타이밍 수단의 경우에 있어서, 레지스터된 타이밍 수단은 다수의 인터럽트를 허용하기 위하여 유효하게 근거되고,
그것으로써 통상적으로 될 수 있는 마스킹(masking) 및 다른 특성(features) 즉 병렬 레지스터를 포함할 수 있는 한 계층의 이용을 통하여 쉽게 다루어질 수 있다.
[양호한 실시예에 대한 상세한 설명]
제1도는 본 발명에 의해서 특징되는 카운팅 수단에 대한 블럭도이다. 소자(20)는 당해의 마이크로프로세서의 내부 클럭일 수도 있는 클럭이다. 소자(22,24,26)는 64 비트 레지스터 기억 영역을 구성한다. 레지스터(22)는 32 비트를 가지고 0으로 다운 카운팅하여 배열되고, 이것은 풀(full)로 업카운팅(upcounting)하는데 상응한다. 보로우(borrow) 처럼, 레지스터(28)를 사전 설정하기 위하여 출력 신호를 발생하므로써, 레지스터(22)는 레지스터(28)의 실제 내용을 사전 설정할 수 있다. 클럭(20)이 실행을 유지하는 한, 레지스터(22)의 상기 사전 설정은 순환한다. 도시된 것처럼, 레지스터(28)는 더욱 간결하게 도시되지 않은 소프트웨어 제어 아래 로드될 수 있다. 마찬가지로, 레지스터(22)의 상기 내용은 목적지를 테스트하기 위하여 도시된 것 같이 판독될 수 있다. 간접적으로, 이것은 레지스터(28)의 상기 테스팅을 의미할 것이다. 레지스터(22)의 상기 출력 신호는 레지스터(24)로 입력이고, 이것은 24 비트를 포함하고 그리고 레지스터(22)로부터 수신된 카운팅 펄스의 제어 아래 0으로 다운 카운팅하여 또한 배열된다. 레지스터(24)로부터 상기 출력은 레지스터(30)의 실제 내용에서 레지스터(24)를 사전 설정하기 위하여 레지스터(30)를 구동한다. 레지스터(24)로부터 상기 출력은 직렬 쉬프팅을 통하여 레지스터(24)로부터 수신된 상기 명령 신호의 셰이프된 변형을 출력하는 프로그램 가능한 펄스 셰이퍼 메커니즘을 포함하여 8비트 레지스터(26)를 구동한다. 출력(32)상에 상기 셰이프된 신호는 제1도의 배열이 일부분을 형성하는 그러한 마이크로프로세서에 대해 더욱 적절히 추가되어진 소자를 구동할 수 있다. 이와 같이, 외부의 소자는 구동될 수 있다. 제2도의 간단한 변형은 레지스터(30)를 통하여 사전 설정없이 할 수 있고, 상기 경우에 있어서, 레지스터(24)는 소정의 카운트의 배열에서 0으로 리셋팅하는 동안 명령 신호를 산출하고 업카운팅하기 위해 배열될 수 있다. 제1도에 도시된 모든 레지스터는 표준 길이인 8비트의 모듈러이다. 그러나 다른 차원(dimensiors)도 마찬가지로 할 것이다. 도시된 것처럼, 또한 레지스터(30) 및 (26)는 소프트웨어 제어아래 로드될 수 있고, 그럼에 의해 레지스터(24) 및 (26)는 목적지를 테스팅하기 위하여 판독될 수 있다.
제2도는 상기 발명에 따른 펄스 셰이퍼 메커니즘의 블럭도이고, 이것은 제1도의 레지스터(26)로써 실현가능하다. 24를 통하여 8 비트 스테이지 또는 플립 플롭(40)이 도시되고 그 사이에 상호 접속을 선택한다. 모든 비트는 도시되지 않은 장치의 소프트웨어로부터 직접 로드가능하다. 특히 그곳의 제어는 생략되어졌다. 도시된 것과 같은 레지스터(24)로 부터 전체 입력은 스테이지(40)으로 향한다. 스테이지(40)에서 (48)은 쉬프트 레지스터로써 접속되고, 이것은 쉬프트 펄스 입력(56)을 가지며, 쉬프트 펄스 입력(56)은 적절한 주파수에 의해 다양한 방법으로 제공될 수 있다. 상기 전체 출력은 스테이지(48)에 있다. 스테이지(50)의 상기 내용 0/1은 멀티플렉서 기능(51)을 통하여 스테이지(46) 및 (40)사이에 역결합을 제어한다. 만약 상기 역 결합이 직접 스테이지(40)에 있다면, 상기 내용은 계속적으로 재현될 것이다. 결론적으로, 상기 역결합은 완전히 비활성될 것이다. 첫번째, 만약 상기 역결합이 스테이지(46)에서 나타난다면, 쉬프트 펄스(56)가 활성으로 남아 있는한, "10101"를 왼쪽으로부터 오른쪽으로 상기 스테이지를 로딩하는 것은 "1010101..."의 패턴을 표시할 것이다. 이와 같이, 패턴 "1000100010001.." 및 "0000100010001.."는 실행가능하다. 만약 상기 역결합이 스테이지(40)에 있다면, 이것은 "11111..", "0111...", "00001111..." 또는 그들의 역같은 셰이프된 명령을 발생할 것이다. 만약 상기 역결합이 부재이면, 스테이지(40)에 로드된 상기 제1값 P1은 레지스터(24)로부터 빌림 신호이고, 다음에 상기 제2비트 P2는 한개 클럭 펄스가 로드되며, 상기 제3비트 P3는 레지스터(24)로부터 상기 다음 빌림 신호이고, 다음에 상기 제4비트 P4는 한개 클럭이 로드된다. 부재 레지스터(30) 즉 최후의 2개는 계속적으로 되풀이된다. 입력(56)상에 상기 클럭 펄스는 제1도의 클럭(20)으로부터 클럭 펄스와 동일하게 될 수 있지만, 다른 소오스는 마찬가지로 실행가능하게 될 것이다.
제3도는 상기 발명에 따라서 삽입된 부가 기능을 가진 단 한개의 칩 마이크로프로세서(70)의 블럭도이다. 상기 레지스터 레벨상에 더 상세함은 나타내지 않겠다. 다양한 서브시스템은 다음과 같다. 클럭(20)은 제1도에 도시된 클럭과 동일하다. 몇가지 상황에서, 다양한 병렬 클럭을 나타날 수 있다. 블럭(72)은 산술 및 논리 장치이며, 이것은 매개변수로 될 것이다. 블럭(74)은 적절한 기능 레벨(저장(chche), 분할(segmentation), 페이징, 보호(protection), 등)의 메모리 조정 장치이다. 블럭(76)은 칩상에 RAM이다. Sparc는 블럭(78)에 의해 나타나고 가상(virtual) 메모리의 일부분인 대체 메모리상에 멥핑(mapping) 메커니즘을 가지지만, 이것은 상기 프로세서의 부가 하드웨어 소자가 없다. 이용가능한 가상 어드레스 공간은 상기 Sparc 구조에 대해 32 비트 폭이다. 유효하게, 상기 레지스터된 카운팅 수단은 상기 대체 메모리 공간중의 한개상에 맵되어지고, 각각의 상기 대체 메모리 어드레스는 사전 설정 레지스터를 포함하여 제1도에 이용된 모든 레지스터 공간을 수용한다. 상기 로딩 및 테스팅은 외견상 상기 대체 메모리에서 실행된다. 블럭(80)은 상기 효과가 상기 본 설명에 대해 필요하지 않은 어떤것을 더욱 삽입한 기능을 기술하는 것 이외에, 제1도의 배치로부터 발생된 상기 명령 신호를 수신한다. 상기 명령 신호는 외견상 의문의 마이크로 프로세서에 또한 이용될 수 있다. 블럭(82)은 상기 마이크로 프로세서의 하드웨어 저장물(provisions)을 더욱 설명한다. 간명하게, 제3도의 다양한 서브시스템간의 상호 접속은 도시되지 않았다.
제4도는 상기 본 발명으로써 사용가능한 계층 인터럽트 시스템을 도시한다. 제3도에 의한 상기 마이크로 프로세서는 그 사이에 우선순위(priority)를 결정한 후에 4비트 채널(100)에 따라서 코드되는 배선(108)상에 16 인터럽트를 허용할 수 있다. 그 자체에 의하여, 상기 특정 기능은 Sparc에 인가되지 않지만, 상기 본 발명가는 프레싱(pressing) 같은 상기 필요성에 근거한다. 우선순위는 논리 회로(102)에서 결정될 수 있다. 그 이전에, 마스크 레지스터(104)는 몇몇 인터럽트에 대해 프로그램 가능한 마스킹 또는 블럭킹을 허용한다. 더욱더, 인터럽트 프래그 또는 서지가 연관된 입력(108)에 도달하므로써 인터럽트 프래그 또는 서지를 기억할 수 있는 입력 레지스터(106)가 존재한다. 도시된 것처럼, 상기 마스크 레지스터는 화이트(white) 채널을 따라 로드될 수 있다. 또한 마스크 레지스터(104) 및 데이타 레지스터(106)는 목적지를 테스팅하기 위하여 판독 채널을 따라 판독될 수 있다.
이제부터, 어떤 마이크로프로세서내에, 상기 포고잉(foregoing) 또는 다른 로컬 즉 외부 인터럽트에 의하여 다양한 상기 레지스터된 카운팅 수단이 발생한다면, 상기 배치 102/104/106는 부적당하게 될 것이다. 그러므로, 제4도는 소자 102/416에 대한 상기 로드 능력 및 판독 능력 특징을 포함하여 102-106 같은 동일한 원리에 따라서 형성되는 소자(110)의 제2계층 층을 가진다. 상기 방법에 있어서, 다수의 입력은 조정될 수 있다. 상기 배치에 있어서 표시하지 않은 유일한 것은 배선(112)의 소오스로 돌아가는 신호이고, 상기 신호는 인터럽트 조정 우선순위에 부여된다. 상기 긍정 응답은 상기 시스템 레벨에서 발생될 수 있다.

Claims (6)

  1. 명령 신호 출력상에 명령 신호를 발생하는 소정의 클럭 카운트의 도달의 제어아래 클럭 입력을 갖는 레지스터된 카운팅 수단을 포함하는 마이크로프로세서에 있어서,
    상기 카운팅 수단이,
    -상기 클럭 입력을 가지며, 상기 소정의 클럭 카운트로 카운팅하는 가변 사전 설정 카운트를 반복적으로 수신하도록 구성된 사전 설정 입력 섹션과,
    -상기 명령 신호를 연속하여 카운팅하고, 제2출력상에 제2명령 신호를 발생하는 소정의 명령 신호 카운트의 도달의 제어 아래서 상기 명령 신호 출력이 인가되는 제2카운트 섹션과,
    -직렬 쉬프팅을 통하여 상기 제2명령 신호의 제어 아래서 상기 제2명령 신호의 정형화(shaped) 변형을 출력하기 위하여 상기 제2출력에 의해 인가되는 프로그램 가능한 레지스터된 펄스 셰이퍼 메커니즘을 포함하는 것을 특징으로 하는 마이크로프로세서.
  2. 제1항에 있어서,
    상기 제2카운트 섹션이 제2가변 사전설정 카운트에서 사전 설정 가능한 마이크로프로세서.
  3. 제1항에 있어서,
    상기 섹션 및 상기 메커니즘이 상기 마이크로프로세서의 표준 레지스터 수단 상에 맵(map)되어지는 마이크로프로세서.
  4. 제1항에 있어서,
    상기 펄스 정형화 메커니즘이 상기 메커니즘의 시간 맵된(time-mapped) 길이를 초과한 길이에서 상기 셰이프된 변형을 선택적으로 출력하기 위하여 역결합하는 메커니즘을 가지는 마이크로프로세서.
  5. 제1항에 있어서,
    대체 메모리 억세싱 수단을 통하여 선택적으로 억세스 가능한 다양한 상기 레지스터된 카운팅 수단을 포함하는 마이크로프로세서.
  6. 제1항에 있어서,
    병렬로 각각 정형화된 변형 출력을 가지는 다수의 레지스터된 카운팅 수단이 인가되고, 한 상부 위치가 아닌 스테이지가 상부 위치의 스테이지에서 합성 우선순위 신호를 출력하기 위하여 병렬로 다수의 상기 정형화된 출력을 수신하는 계층 구조에 대해서 적어도 2개가 레지스터되고 마스크 가능한 우선순위 결정 스테이지를 가지는 곳에 이용하기 위하여 한 계층 인터럽트 시스템을 포함하는 마이크로프로세서.
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