JPS61153740A

JPS61153740A - 割込制御回路

Info

Publication number: JPS61153740A
Application number: JP28111684A
Authority: JP
Inventors: Masayuki Hanada; 花田　正幸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-26
Filing date: 1984-12-26
Publication date: 1986-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、計算機の割込み機能に係るもので、特にリ
アルタイム処理に使用される割込制御回路に関する〇〔発明の技術的背景とその問題点〕一般に、計算機がプログラムに従ってデータ処理をして
いる時に、この計算機が制御および処理しなければなら
ない別の事象が発生することがある。これらの要求は、
必要を処理対応時間の値によっていくつかのレベルに分
けられ、優先順位の異なる割込として処理される。従来
は、このような割込に対して予め優先順位を定めておき
、割込が発生した時にその優先順位が現在処理中のもの
より高ければ、処理を中断して新しい割込に対する処理
を行なう。一方、低（すれば実行中の処理を継続し、処
理の終了後に未処理の割込要求の中で最も優先順位の高
いものの地理を行なう。この時、全ての割込処理が終了
していれば、計算機が最初に行なって−たプログラムの
実行に戻る。

このような優先゛順位の決定を行なう回路は、割込制御
回路としてハードウェア化されており、割込要求信号線
には信号をマスクするゲートが設けられている。そして
、ある割込要求が受け四”られると、この要求より低位
の割込要求信号が上記ゲートによりマスクされ、新たな
割込要求としてＣＰＵ　ｌ？：達しないように工夫され
ている。

ところで、上述した割込制御回路を用いると、優先順位
の低い割込要求は非常に長い間待たされることがある。

このため、要求側のハードウェアにデータの保持を行な
う回路を付加したり、全ての割込処理プログラムにおい
て低位の割込要求のことを考慮したプログラム設計を行
なう必要があった０〔発明の目的〕この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、低位の優先順位の割込がある
場合にも、その要求元に必要なハードウェアの付加を少
なくでき、且つ全ての割込処理プログラムの設計時の制
約を減少できるすぐれた割込制御回路を提供することで
ある。

〔発明の概要〕 −すなわち、この発明においては上記の目的を達成する
ために、低位の優先順位の割込であっても、割込要求の
直後は高位の優先順位の割込処理と同じレベルのマスク
を行ない、所定時間経過後に本来の低位レベルのマスク
に戻るようにマスク信号を制御するようにしたものであ
る。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。但し、図では本発明に直接関係のない部分は省略
している。図において、１〜４は割込要求信号線で、こ
れら割込要求信号線１〜４にはそれぞれ図示しない周辺
機器から割込要求信号８１〜Ｓ４が供給される。そして
、これら割込要求信号８１〜Ｓ４が比較回路５および割
込状態保持レジスタ６に供給される。上記比較回路５に
は、オアゲート７〜１０から割込・マスク状態信号１１
Ａ１１〜１４を介して割込マスク状態信号Ｍ１〜Ｍ４が
供給される。上記比較回路５の比較出力は、高位割込信
号発生信号線１５を介して上記割込状態保持レジスタ６
、割込−マスク保持レジスタ１６および図示しないＣＰ
［Ｆへ供給される。上記割込状態保持レジスタ６の出力
は、データバス１７を介してＣＰＵへ供給される０また
、上記割込マスクシフトレジスタ１６のクロック入力端
には、ＣＰＵ　からの状態クロックＣＫがカクンタ１８
を介して供給される。上記割込ｉスフシフトレジスタ１
６の出力紘、上記オアゲート２〜１０の一方の入力端に
それぞれ供給され、このオアゲート２〜１０の他方の入
力端には、割込マスクレジスタ１９の出力がそれぞれ供
給される。そして、この割込マスクレジスタ１９には、
上記データバス１７を介してＣＰＵ　からの信号が供給
されるようにして成る。

次に、上記のような構成において動作を説明する。ここ
では、割込要求信号Ｓ１の優先順位が最も高く、８２．
ａｓ、８４の順に低くなっているものとする。比較回路
５は、割込要求信号８１〜Ｓ４と割込マスク状態信号Ｍ
１〜Ｍ４とを比較し、割込要求信号Ｓ１〜Ｓ４の方に高
位の優先順位の信号があると、高位割込発生信号線１５
を介して図示しないＣＰＵ　に新たに処理が必要となっ
た割込要求があることを示す。

同時に、上記高位割込発生信号線１５を介して、割込状
態保持レジスタ６および割込マスクシフトレジスタ１６
に信号を供給し、割込状態保持レジスタ６に割込要求信
号線の状態を保持させるとともに、割込マスクシフトレ
ジスタ１６に所定のパターンをセットさせる。ここで、
上記割込状態保持レジスタ６に保持された割込要求の状
態は、データバス１７を介してＣＰＨに読み込まれ、最
も優先順位の高い割込処理が開始される。この時ＣＰＵ
　ａ、データバス１７を介して割込マスクレジスタ１９
に現在処理中の割込レベル（優先順位）を示すデータを
書き込む。

上記割込マスクレジスタ１９の内容は、オアゲート７〜
１０を介して割込マスク状態信号Ｍ１〜Ｍ４として比較
回路５に供給される。これによって、現在処理中の割込
より低位の優先順位の割込を受は付けないようにする。

上記オアゲ−ト２〜１０は、上記割込マスクレジスタ１
９の出力以外に、割込マスクシフトレジスタ１６の出力
も供給されており、割込マスク状態信号Ｍ１〜Ｍ４は、
上記レジスタ１９の出力とシフトレジスタ１６の出力と
の論理和となっている。

上記割込マスクシフトレジスタ１６は、比較回路５から
出力された高位割込発生信号によってセットされた値を
、カウンタ２ｏから出力されるクロックに応じて順次シ
フトして行き、このシフトレジスタ１６の内容は４クロ
ツクで全ての値がシフトアウトし、全て“Ｏ＃となる。

なお、ここでは割込の要求がある状態を“１″とし、上
記比較回路５は割込要求信号８１〜Ｓ４と割込マスク状
態信号Ｍ１〜Ｍ４の中で優先順位が高位のものの“１”
の状態を調べることで信号を出力するものとする。また
、カウンタ１８は、ＣＰＵ　から命令処理ステップ毎に
出力されるクロックＣＫをカウントしている。

新たに処理すべき割込要求が存在することが上記高位割
込発生信号線１５を介して割込マスクシフトレジスタ１
６に伝えられると、このシフトレジスタ１６の各ビット
には全て“１＃がセットされる。これによって、割込マ
スク状態信号Ｍ１〜Ｍ４は全て′″１″１″レベル、割
込要求信号８１〜Ｓ４は全てマスクされることになる。

そして、ＣＰＵが一定数の命令を実行すると、ＣＰＵ　
からの状態クロックＣＫがカウンタ２０によりカウント
ダウンされ、割込マスクシフトレジスタ１６に１つのク
ロックとして入力され、シフトレジスタ１６の内容が１
つシフトする。これによって、割込ｉスフ状態信号Ｍ１
の内容は、割込マスクシフトレジスタ１６の内容に依存
することになる。処理中の割込のレベルが、割込要求信
号線２のレベルである時は、割込マスクレジスタ１９の
最上位ビットの内容は“０”であるので、割込ｉスフ状
態信号Ｍ１は“Ｏ＃となる。この時点で最優先の割込要
求である割込要求信号Ｓ１を出力した周辺機器の割込み
が受付は可能となる０このように、カウンタ１８の出力
クロック毎に割込マスクシフトレジスタ１６の内容が変
化して、割込可能なレベルが順次低下して行く。

しかし、現在処理中の割込処理レベルを記憶する割込マ
スクレジスタ１９の内容も考慮するので、現在処理中の
ものより優先順位が低ければ割込要求は全て受は付けら
れない。

このよりな構成によれば、低位レベルの割込要求に対し
ても一定の処理ステップを実行できることができるので
、この処理ステップ内に割込原因の解析に必要なデータ
の入力やデータそのものの入力、あるいは外部の制御を
行なりと同時に、メモリ内にフラグとしてデータの蓄積
を行なえば、割込要求側の処置を済ますことができる。

従って、割込の要求側における重複割込要求の未検出を
避けるためのハードウェアの付加や、要求に伴なうデー
タの保存のためのレジスタ等が不要となる。また、高位
レベルの割込処理プログラムの設計時も、処理ステップ
の減少のための努力は必要なものの、処理途中において
他の低位割込要求による処理の中断に対する配慮が不要
となり、プログラムを簡単化できる。

なお、上記実施例では割込要求が４つの場合について説
明したが、これに限られるものではないことはもちろん
である０また、ＣＰＵ　からの状態クロックＣＫを計数
するためにカウンタ１８を設けたが、一定数のクロック
を計数できるものであれば他の回路で実現しても良く、
このカウンタ１８の入力としてＣＰＨの命令の実行毎の
信号を用いるように説明したが、これは一定の実時間の
クロックであっても良い。さらに、ＣＰＵ　への割込要
求信号線を１本にしたが、この信号線を複数本とし、Ｃ
ＰＵ　が直接割込処理ルーチンの先頭に分岐が可能なよ
うにすることも比較的簡単な回路で実現できる。また、
割込マスクレジスタ１９には、ＣＰＵ　から値をセット
するように説明したが、割込状態保持レジスタ６の内容
を上記レジスタ１９に直接セットするようにしても良い
。さらにま九、割込マスクシフトレジスタ１６を１ビツ
トの７リップ７ロツブで構成してもシフトレジスタの場
合と同様に、変化する割込マスクの機能を実現できる。

〔発明の効果〕

以上説明したようにこの発明によれば、低位の優先順位
の割込がある場合にも、その要求元に必要なハードウェ
アの付加を少なくでき、且つ全ての割込処理プログラム
の設計時の制約を減少できるすぐれた割込制御回路が得
られる。

【図面の簡単な説明】

図面はこの発明の一実施例に係わる割込制御回路を説明
するためのものである。５・・・比較回路（比較手段）、６・・・割込状態保持
レジスタ、７〜１０・・・オア回路、１６・・・割込ｉ
スフシフトレジスタ０

Claims

【特許請求の範囲】

複数の割込要求を入力する割込要求入力手段と、実行中
の割込処理のレベルを記憶する第１の記憶手段と、割込
処理のマスクレベルが記憶され所定時間毎にこの記憶さ
れた割込処理のレベルが順次変化される第２の記憶手段
と、上記第１および第２記憶手段の記憶内容の論理和と
上記割込要求入力手段から入力される割込要求とを比較
する比較手段と、この比較手段による比較出力に基づい
て上記第２の記憶手段に割込処理のマスクレベルをセッ
トする手段とを具備したことを特徴とする割込制御回路
。